模数转换器时钟优化:测试工程观点
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为了实现转换器的最佳性能，应当理解整个时钟系统。对于具有非常高分辨率有抖动限制的ADC或者“完美的”N bit ADC而言，图3以及式1和2是分析其时钟要求时非常有用的工具。如果模拟输入频率比图3中的交点高，则必须考虑使用具有更少抖动的时钟源和相关电路。
可以通过许多方式降低系统时钟电路的抖动，包括改进时钟源、滤波和/或分频，以及适当地选择时钟电路硬件。应当注意时钟的摆率。这将确定在转换过程中可能恶化转换器性能的噪声量。使该转换时间最小可以改善转换器的性能。
由于信号链路中的每个元件将增加总体抖动，因此应仅使用必要的电路驱动和时钟分配。最后，不要使用“廉价的”门，它们的性能可能是令人失望的。就象不可能指望价值$70000的汽车在使用$20的轮胎时获得出众的性能一样。
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