IC静电放电的测试方法

　　（4）图6为ND-模式（Pin-to-VDD负极性）：VDD脚接地，负的ESD电压出现在该I/O脚对VDD脚放电，此时Vss与其他脚悬空。

3．2 Pin-to-Pin的静电放电测试

　　静电放电可能出现在IC的任何两只管脚之间，若该两只管脚之间无直接的相关电路，唯一共同使用的是VDD与Vss电源线相连接，就有可能出现当ESD放电发生在不相干的两只IC脚之间时，静电放电电流会先经过某部分电路流向VDD或Vss电源线上，再由VDD或Vss电源线连接流向另一只IC脚，再由那只IC脚流出IC。但是如果每一个IC的两只管脚之间都要做测试，那么一个40HN的IC便要有1560种排列组合的ESD测试，这样太浪费时间。因此测试标准便规定了改良式的测试方法。如图7-图8所示，即所谓的Pin-to-Pin测试。在该种方法的测试组合中，也按静电放电的正负两种极性分成两种测试模式：

　　（1）图7为正极性模式：正的ESD电压出现在某一I／O脚，此时所有其他I／O脚全部接地，但所有的VDo脚与Vss脚都悬空。

　　（2）图8为负极性模式：负的ESD电压出现在某一I／O脚，此时所有其他I／O脚全部接地，但所有的VDD脚与Vss脚都悬空。

　　3． 3 VDD-to-VSS静电放电测试

　　静电放电也可能发生在VDD脚与VSS脚之间，因此对VDD脚与Vss脚有下列测试组合，其等效电路示意图如图9-图12所示

　　1）图9为VDD-正极性模式：正的ESD电压出现在VDD脚，此时Vss接地，但所有的I／O脚都悬空。

　　（2）图10为VDD-负极性模式：负的ESD电压出现在VDD脚，此时Vss接地，但所有的I／O脚都悬空。

　　（3）图11为Vss-正极性模式：正的ESD电压出现在Vss脚，此时VDD接地，但所有的I／O脚都悬空。

　　（4）图12为Vss-负极性模式：负的ESD电压出现在Vss脚，此时VDD接地，但所有的I/O脚都悬空。

　　这里需要做一些说明：在一个IC中，各个管脚的功能有所不同。可能有两个或两个以上标注为相同名称的电源脚（例如：Vcc、VDD、Vss、analog、GND、digital、GND等等），按照标准的规定，只要这些电源脚在内部是通过金属连接或欧姆连接，两个电源脚之间的引线电阻小于2Ω，就可以把这一组电源脚或接地脚连在一起，看成是一个VDD Grouppin或VssGrouppin，其他IC脚分别对其进行静电测试。否则就应该把这些VDD或Vss看成是各自独立的，其他脚分别按照以上的测试组合对其进行测试。除了电源脚以外的其他各种类型的管脚，比如数据、地址、读写控制、时钟、基准和补偿等管脚，在静电测试时不用考虑其管脚的功能，只把他们看成是Inputpin或Outputpino。

　　3．4 Analog Pin的静电放电测试

　　在类比（Analog）IC中有一种测试组合，在标准中是没有规定到，但在实际使用中有些IC工程师为了能够更精确的测试这类IC的抗静电能力，经常使用这种测试组合，这种组合就是类比（Analog）IC内的差动输入级（DifferentialPair）的测试组合。例如运算放大器（OPAMP）的输入级，如果该差动输入级的正负输入级都连接到IC的管脚时，这两只输入脚要另外单独做静电放电测试，以验证该两只输入脚所连接的差动输入级会不会被静电放电所破坏，其等效电路示意图如图13和图14所示：

　　（1）图13为正极性模式：正的ESD电压出现在差动输入级的正输入脚位，此时差动输入级的负输入脚接地，但其他所有的I／O脚以及VDD与Vss脚都悬空。

　　（2）图14为负极性模式：负的ESD电压出现在差动输入级的正输入脚位，此时差动输入级的负输入脚接地，但其他所有的I／O