台积电回应华为缩放理论，重申晶体管微缩核心价值

在台积电欧洲技术研讨会上，台积电资深副总裁兼副首席运营官接受媒体采访，针对华为提出的全新行业演进衡量标准作出公开回应。华为提出“τ缩放”（Her’s Law）理念，摒弃传统单纯以晶体管密度衡量芯片迭代的方式，转而以整体运算提速效果评判半导体技术进步。

台积电欧洲技术峰会现场演讲图

行业传统的摩尔定律，以晶体管密度提升作为技术迭代核心标准。受限于无法获取EUV设备，华为难以推进7纳米以下制程的晶体管微缩研发，因此提出全新的三维缩放评价体系，侧重三维集成带来的整体性能提升。

台积电高管表示，暂未深入研究τ缩放理论，但该理念本质属于三维集成技术范畴，核心是拉近不同功能芯片的物理距离，减少芯片间传输延迟。他同时提到，三维集成并非新兴技术，台积电将持续联合客户推进该技术的落地迭代。

台积电强调，晶体管技术依旧是半导体产业迭代的核心根基。所有芯片运算行为均依托晶体管实现，目前行业绝大部分研发资源，均投入在晶体管技术的迭代升级中，是下一代半导体技术突破的关键支撑。

数据显示，从N2制程迭代至A14制程，单纯的晶体管几何微缩，可实现30%的能效提升，技术收益十分显著。行业当下热门的机房800V高压供电改造、整套供电系统升级等优化方案，整体能效提升仅为低个位数百分比，远不及晶体管微缩带来的优化效果。

凭借EUV技术储备，台积电始终以晶体管几何微缩作为提升芯片密度、推进制程迭代的核心路线。针对华为三维堆叠提升芯片密度的技术思路，台积电持认可态度。其表示芯片密度已不再局限于二维平面衡量，三维空间利用率同样是算力密度提升的重要维度。

三维堆叠能够从立体维度提升单位空间的算力，贴合数据中心等场景对立体空间算力部署的核心需求，是极具价值的创新技术方向。

此外，台积电披露了下一代晶体管技术规划，将重点布局CFET互补场效应晶体管技术。该技术采用三维堆叠架构，将P型场效应管与N型场效应管垂直堆叠，可在原有单颗晶体管的空间内实现双晶体管布局，大幅提升芯片集成密度。

在海外产能布局方面，台积电德国德累斯顿ESMC工厂进展顺利。该工厂于两年前动工，主打汽车、工业级芯片制造，计划2027年完成设备装机，2029年实现大规模量产，整体产能爬坡节奏将根据市场行情与客户需求灵活调整。