Sub-2纳米的工艺悖论
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降低制造工艺偏差、长期监控芯片运行状态、针对特定算力负载做优化，能够大幅改善芯片功耗、性能、面积与制造成本。
核心要点
在 2 纳米及以下工艺节点，工艺偏差与半导体物理特性正在重塑芯片设计、晶圆制造行业格局与经济模型。
尽管各大厂商持续推出新一代先进制程，但新工艺实现稳定量产成熟的周期正在拉长。
当前多数芯片设计的研发重心，不再单纯追求每平方毫米集成更多晶体管，而是转向加速数据传输、提升计算能效。
步入 2 纳米及以下时代，摩尔定律仍能提升晶体管数量，但晶体管密度提升带来的收益正在缩水。
理论上，光刻掩模尺寸的单颗芯片内集成的晶体管数量越多，芯片的数据处理速度、内存数据交换效率就越高。但当下理论预期与产业实际已经出现明显脱节。
过去数十年，实现上述目标的核心手段就是缩小晶体管、金属互连线与存储单元尺寸。但到 2 纳米及以下节点，这套发展路径遭遇重重瓶颈：金属互连线尺寸极细，RC 信号延迟问题成为难以规避的巨大障碍；长期作为高速缓存核心器件的静态随机存储器（SRAM），其微缩迭代速度已经远远落后于数字逻辑单元，直接限制单颗掩模尺寸芯片可集成的缓存容量。除此之外，工艺偏差问题大幅拉低晶圆厂良率 —— 制造流程中数百上千道工序、数十台生产设备都可能引入工艺偏差。
任何晶圆制程都会存在一定程度的工艺偏差，但 2 纳米节点的偏差幅度、偏差诱因都出现大幅增长。金属层与衬底厚度持续变薄产生翘曲，导致芯片凸点无法完全导通；为保障芯片可靠性设计的数十道制造工序，也有可能损伤脆弱的金属互连结构与功能材料。芯片生产设备、原材料、硅片本身也会自带固有偏差。最终结果就是：单颗芯片内部晶体管、互连线路数量成倍增长，但故障器件占比同步走高，直接推高生产成本、拉低晶圆良率。
新思科技工程副总裁阿比吉特・查克拉博蒂表示：“行业固有认知是，尺寸微缩就能同步实现性能提升、功耗降低、晶体管密度上涨。但现实的难点在于，我们能否兑现这份预期。工艺迭代能否实现 10%~15% 的性能增幅、20%~30% 的功耗降幅？对于看重每瓦算力、追求更高晶体管密度的应用场景，低功耗的吸引力极强，但想要达成目标却障碍重重。各类现实生产难题都会直接影响芯片良率与可制造性。”
新一代制造工艺都处于持续优化完善的过程。随着工艺逐步成熟，晶圆厂能够放宽前沿制程中预留冗余的严苛设计规则；电子设计自动化（EDA）厂商、设备厂商也会针对各代工艺补充专属设计规范与例外条款。工艺刚落地时，能实现芯片基础功能本身就是一项工程突破，初代工艺方案普遍采用保守的最坏工况设计：搭载冗余晶体管、备用互连线路，内置充足的自检测模块，方便故障时重新路由数据与计算任务。
但这些预留的冗余空间会占用宝贵的芯片面积，大幅稀释性能、功耗优化带来的投资回报。
proteanTecs 公司首席技术官伊夫林・兰德曼指出：“在 2 纳米、18 埃米节点，工艺冗余余量成为各方争夺的核心资源。芯片必须预留充足余量，用来抵消工艺偏差、温度与环境影响、算力负载压力、潜在隐性缺陷以及芯片老化损耗。过去把所有变量统一纳入一套最坏工况保护带的方案已经行不通。静态保护带不仅会牺牲芯片性能、抬高功耗，依旧无法覆盖芯片在终端场景下遇到的各类真实工况。唯一具备可持续性的方案是直接量化保护带余量：在真实算力负载下，高覆盖率实时监控时序余量，并且在芯片全生命周期持续管控时序状态。这套思路的核心是直接测量时序余量来管控保护带，而非依靠间接指标估算。”
随着工艺持续成熟，厂商可以逐步削减冗余余量，同时维持合格良率。但 5 纳米之后的每一代新工艺，尤其是 2 纳米及以下节点，工艺成熟周期显著拉长。即便 16/14 埃米工艺已经进入研发阶段，10 埃米（等效 1 纳米）工艺也已启动研发，但自 5 纳米节点起，每一代新工艺实现高良率大规模量产的耗时都在不断增加。
英特尔逻辑技术副总裁兼总经理本・塞尔表示：“继 14 埃米工艺之后，行业下一个关键工艺节点是 10 埃米。我们已经启动该节点研发，但工艺命名远不如它能否匹配客户需求重要。我们的研发逻辑始终以基础工艺版本为起点，面向合作的核心标杆客户定义基础工艺规范，这批客户也决定了整套工艺的技术框架。只要这套工艺能够满足头部客户需求，后续对接更多客户时，我们只会做小幅工艺调整，例如新增几层金属层、针对特定产品做小规模定制修改。这类改动幅度不会太大，目的是保障前期开发的全部知识产权（IP）都能复用，避免重新设计已经通过工艺验证的成熟 IP。”
10 埃米工艺大概率是业内最后一代环绕栅极晶体管（GAAFET）工艺（不过半导体行业常有技术迭代超预期的先例）。再往后 1~2 代工艺，互补场效应晶体管（CFET）将会取而代之：该器件架构将 N 型场效应管与 P 型场效应管分别制作在两片独立硅片上，再垂直堆叠集成。
泛林半导体半导体全域解决方案首席人工智能官、企业副总裁戴维・弗里德解读：“CFET 属于全新器件架构。相较于鳍式场效应管（FinFET）、环绕栅极晶体管，它大幅提升前段制程的复杂度，器件结构更加精密，同时引入更多新型材料，各类材料的物理间距达到史上最小。CFET 最核心的革新在于：从平面晶体管、FinFET 到 GAAFET，N 管与 P 管始终横向并排布置；而 CFET 将两类晶体管上下垂直堆叠。这一改动带来空前的器件结构复杂度，同时催生前所未有的互连线路设计难题。例如背面供电网络设计，必须适配 N 管、P 管上下堆叠而非横向并排的结构。CFET 带来的技术变革会渗透到整套工艺的方方面面，绝非单纯的晶体管结构创新。”
图 1：互补场效应晶体管（CFET）结构示意图，标注 N 型、P 型场效应管位置 图源：比利时微电子研究中心（imec）
行业经济模型变革，技术创新全面提速
AI 数据中心大规模落地扩建，从根本上改变了 2 纳米及以下节点的芯片设计与制造逻辑。从功耗维度看，工艺微缩依旧具备价值，性能层面的提升幅度则持续收窄。生成式 AI、智能体 AI 所需处理的数据量极其庞大，单块掩模尺寸芯片的面积已经无法承载全部算力与存储需求。行业研发重心由此转向芯粒多芯片集成方案 —— 尽管名为 “芯粒”，单颗芯粒尺寸也可以达到完整光刻掩模规格。
多芯片架构带来全新的技术取舍：定制先进封装内集成多颗芯片后，芯片面积不再是核心约束，但芯片间的数据调度、传输难度大幅提升。AI 计算任务拆解为海量并行运算，算力会分配至不同计算单元，最终汇总运算结果。自上世纪 80 年代 IBM 率先落地大规模并行计算以来，数据汇总环节始终是行业难题。
一方面，同步将海量数据调度至对应计算单元的难度极高。任意计算单元出现运算延迟，或是特定算力负载形成温度梯度、导致某条数据通路老化速度不均，都会拖累整套系统的整体性能。在 20 埃米及更小工艺节点，跨芯粒远距离传输信号会带来更高线路阻抗，需要消耗更多电力，进而加剧封装内部发热。更大的难点在于预判多芯片集成方案在不同算力负载下的发热分布，算力任务切换会直接改变封装内部热源位置，形成局部热点；热点会加速电迁移效应，轻则拖慢数据传输速度，重则直接阻断数据通路。
proteanTecs 公司的兰德曼表示：“如今算力负载已经上升为核心设计约束。设计不仅要考量算力总消耗，更要关注算力随时间的变化规律。大语言模型的训练、推理流程会在硅片上产生极度不均衡的应力损耗，瞬时算力峰值、局部芯片热点、长时间持续高负载，即便两块完全相同的芯片，也会出现截然不同的老化损耗结果。忽略算力负载特性的芯片设计，要么预留过度冗余、大幅浪费功耗与面积，要么在终端使用场景中极易出现故障。”
随着芯片逐步演变为搭载中介层的多芯粒集成模组，行业也需要配套技术革新，以满足细金属线路、长距离海量数据传输的需求。前沿工艺节点亟需新型材料与制造工艺：提升电子迁移效率，长远目标是实现光子传输；同时保障 2.5D、3.5D 封装架构的结构稳定性，降低硅片翘曲问题。
泛林半导体的弗里德说道：“材料创新从未停止，从高介电常数介质、金属栅极，到硅锗应力材料层出不穷。早年逻辑晶体管迭代，每十年才会出现几项关键材料革新；而我目前负责覆盖逻辑芯片、DRAM、NAND 闪存、各类特种半导体市场与先进封装业务，材料创新几乎从未间断。金属互联层已经启动从钨向钼的材料切换，覆盖 NAND、DRAM 字线以及底层逻辑互连线；钴向钌的替换落地周期稍远，但未来会应用在底层互连线、金属布线等特定场景。每一轮材料迭代，都会同步渗透逻辑、DRAM、特种先进封装等多个技术领域，全行业多点开花。特种半导体领域前景广阔，集成光子学就是典型代表。行业讨论集成光子学已有多年，而大型 AI 算力集群的落地，让产业资源全面向集成光子学倾斜。集成光子学配套材料体系复杂度极高，后续也会迎来多轮材料迭代。”
在当前先进工艺尺寸下，制造规模效应、工艺可重复性的价值持续放大。早在 2008 年，半导体行业就启动从 300 毫米硅片向 450 毫米硅片的转换研发，目标是单片硅片产出更多芯片，抵消持续上涨的工艺研发成本。但该项目在 2017 年宣告搁置，当时仅有极少数企业能从 450 毫米产线中获益。
如今行业市场环境已经彻底改变。全球四大前沿晶圆厂分别为英特尔晶圆代工、台积电、三星晶圆代工、日本 Rapidus，叠加 AI 产业催生的高性能芯片刚需，市场需求空前旺盛。
单纯提升芯片主频已经行不通，过高频率会直接造成芯片过热烧毁，因此行业全面转向芯粒多芯片架构。生产各类芯粒最经济的方案，是采用大尺寸矩形基板面板，而非传统 300 毫米圆形硅片。这套思路和当年推动 450 毫米硅片的逻辑一致，只是基板形态、尺寸不同，且作为无源中介层使用。矩形面板可容纳的芯片数量远高于圆形硅片，标准化工艺的落地难度更低，无需在巨型圆形硅片上压榨可用面积。英特尔实验室甚至提出面板级芯片方案，借鉴赛瑞斯（Cerebras）的晶圆级芯片思路，拓展至 500×500 毫米全尺寸矩形面板。
但这项技术变革的落地难度极大：整套产线需要全新生产设备，超薄基板的搬运处理工艺也要重新研发，工程挑战不容小觑。同时机械应力会让工艺偏差高发区域，从圆形硅片边缘转移至矩形面板中心。
日本 Rapidus 封装技术现场首席技术官罗扎莉亚・贝伊卡分析：“圆形硅片现阶段主要用于 2.5D 硅中介层，但受限于光刻掩模尺寸，行业已经逐步向矩形面板工艺转型。矩形面板的产能上限更高。最终方案取决于中介层与封装产品的尺寸规划，未来晶圆厂将同步配套硅芯片制造与封装业务，无需将半成品转运至其他工厂甚至海外完成封装。混合键合技术也迎来快速发展，主流方案分为芯片键合硅片、硅片键合硅片两类。硅片对硅片键合更适配混合内存产品；而当器件尺寸不统一时，芯片对硅片键合方案更为合适，不过工艺难度也更高。”
图 2：多芯粒封装结构演进示意图，涵盖 2D、2.5D、2.xD、3D 各类封装方案，附带截面结构图与封装实物图 图源：Rapidus
芯片定制化趋势持续升温
各大厂商加码前沿工艺的底层驱动力，来自资金雄厚的企业客户 —— 它们愿意投入资源开发定制化芯片，匹配自身专属算力任务与数据格式。Rapidus 的芯片对硅片、芯片对矩形面板工艺，能够突破 2 纳米底层电子线路的限制，实现高度定制化开发。英特尔晶圆代工则将基础底层金属线路固化，额外提供多层金属层用于客户定制，同时配套桥接互连等多种互连方案；台积电推出 NanoFlex 标准单元架构，提升芯片设计灵活度；三星计划推出定制高带宽内存（HBM），从存储维度优化芯片整体性能。长远来看，各家晶圆厂都会探索适配自身的技术路线，大概率会融合多种方案。
proteanTecs 公司的兰德曼表示：“行业会保留通用工艺平台，但具备实际价值的定制化开发依旧是主流。不同细分市场对性能、功耗、面积的取舍标准截然不同。随着芯片定制化程度提升，打通设计预期、硅片实际性能、封装运行状态、整机系统表现的快速数据关联通道变得至关重要。这套完整的数据反馈闭环，是前沿工艺能够从早期试点客户普及至全行业的核心支撑。”
高速数据的分级、归类与传输是研发核心。传统平面片上系统（SoC）中，信号在单颗芯片内部跨区域传输，速度依旧快于通过中介层转出芯片。想要在先进封装内实现同级传输速度，唯一路径是完整 3D 集成电路架构：通过芯片布局规划，让关键数据的传输路径短于传统平面 SoC。目前行业已经落地逻辑层堆叠 HBM 内存的方案，但堆叠 DRAM 内存能否达到接近 SRAM 的读写速度，依旧有待验证。同时受散热、工艺偏差等问题制约，完整 3D 集成电路能否在其他应用场景实现成本优势，目前尚无定论。
集成光子学有望成为过渡性可行方案。近期行业热议玻璃基板内嵌光波导技术，能够以极低发热增幅大幅提升数据传输速率。该技术现存难点包括玻璃基板防碎裂工艺、狭小空间内光电信号转换、温度变化引发的光学信号漂移。有利条件是，多数玻璃材料与硅的热膨胀系数基本匹配。
光互连技术的应用场景正在持续拓宽。掩模光刻写入技术迭代后，晶圆可以高精度印刷多边形、曲线等多种复杂图形。
英特尔的塞尔说道：“我们正在重点研究曲线光刻图形。这项技术存在取舍：曲线图形的计算仿真成本更高，但图形精度也会显著提升。最终是否采用，取决于客户所需的精度标准，精细图形调优会产生额外设计成本。”
另一项技术路线是高数值孔径极紫外光刻（High-NA EUV）。塞尔补充：“英特尔 18 埃米工艺原生支持单遍极紫外光刻成型，工艺优势明显。后续迭代至 14 埃米工艺，我们会引入多遍极紫外光刻方案；高数值孔径极紫外光刻可单遍成型，替代低数值孔径设备的多遍曝光流程。我们当前正针对英特尔 14 埃米工艺推进该技术研发，同步配套两套工艺设计规则。长远来看，如果高数值孔径设备能够实现单遍成型，就能简化整套制造流程、降低生产成本。14 埃米工艺我们保持技术路线开放，低数值孔径极紫外光刻完全可以保障工艺落地，高数值孔径设备则是进一步压缩成本的备选方案。”
多芯片架构内混合搭配不同标准单元，也是压缩芯片成本的有效手段。新思科技的查克拉博蒂解读：“知识产权（IP）是芯片设计的核心组件，各类 IP 都会针对 2 纳米这类特定工艺节点完成优化。混合设计思路允许工程师自由组合不同标准单元，例如高性能单元、低功耗单元、高密度单元混搭使用。如今可用的标准单元类型更加丰富，EDA 工具必须具备智能选型能力，最大化设计收益。如果为了满足 AI 高性能计算芯片的激进性能指标，全部采用高性能标准单元，最终会付出功耗飙升的代价，其他性能指标也会受到牵连。因此标准单元的混合搭配设计至关重要。”
总结
多组件混搭集成的技术路线，让行业研发重心从单纯缩小数字逻辑单元，转向优化全链路数据传输。所谓 “超越摩尔”（More-than-Moore）设计思路，是实现 AI、高性能计算数据中心，以及未来高性能边缘计算性能目标的唯一路径。多数场景下，这套方案还能缩短芯片上市周期，充分利用半导体制造业数十年积累的工艺经验。
泛林半导体的弗里德总结道：“行业基础制造模式依旧是平面制程：硅片送入设备，对曝光区域进行加工。每道工艺都有专属参数、固有偏差与配套检测手段，这些变量会影响所有器件结构。未来工艺工序、参数、关键性能指标只会持续增多，但分析工艺偏差如何渗透整套技术、各类偏差的叠加效应与管控方案，底层数学逻辑并未发生改变。只是需要求解的运算量大幅上涨，核心原理始终如一。早年半导体工艺简单，工程师依靠人脑就能完成全部计算，后续搭建简易计算系统辅助；如今工艺、参数数量爆炸式增长，我们必须依靠先进仿真平台、物理模型与虚拟硅片技术，才能梳理海量运算逻辑。”
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