优化混合键合技术对多芯片封装至关重要
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核心要点
晶圆厂工艺正围绕洁净度、平坦度、高键合质量进行优化。
纳米孪晶铜与 **SiCN 物理气相沉积（PVD）** 可实现适用于 HBM 的更低退火与沉积温度。
一层薄保护层有助于在严苛工艺中保护铜 / 介质界面。
半导体制造的未来不再仅依赖特征尺寸微缩，芯片厂商正在重新思考器件的制造、堆叠与供电方式。
混合键合可以说是3D 集成最核心的结构性支撑技术，它能在相同面积内实现比焊料凸点高出数个数量级的互连密度，同时提升信号完整性与电源完整性。它是单封装内集成多颗小芯片（chiplet）的关键技术，能够降低内存 / 处理器延迟并降低功耗。
这是先进封装中增长最快的领域。Yole 集团预计，2025—2030 年混合键合设备年均复合增长率（CAGR）将达到 21%。在人工智能、高性能计算及各类基于 chiplet 架构的强劲需求驱动下，混合键合可实现芯片间高带宽互连，信号损耗几乎可以忽略。
混合键合已在部分高端产品中得到应用，但仍需进一步提升键合界面质量，使键合后的铜互连表现得如同在同一片芯片上制造一般。这一要求极高：需要表面无颗粒、300mm 晶圆上实现纳米级铜凹陷、低晶圆畸变以实现晶圆间 50nm 对准精度。
即便如此，将混合键合从当前量产的9μm 铜 - 铜互连微缩到2μm 及以下，无论是晶圆对晶圆（W2W）还是芯片对晶圆（D2W）方案，均已具备可行性。这已成为所有头部晶圆代工厂路线图上的核心方向。
混合键合最初是为提升 CMOS 图像传感器亮度而提出的理想方案。如今，它正推动高性能计算（HPC）中的 SRAM / 处理器堆叠、多层 3D NAND 器件实现突破；未来还将用于更紧凑的HBM 模块、3D DRAM 与物联网设备。
Besi 技术总监乔纳森・阿卜迪拉表示：
“混合键合是精细间距封装的巅峰。与微凸点键合相比，它能最小化电阻、寄生电容带来的延迟与功耗，同时改善散热性能与带宽。”
表 1：晶圆对晶圆与芯片对晶圆键合对比。 资料来源：劳拉・彼得斯 /《半导体工程》
正在推进的关键技术进展
混合键合目前仍难以满足高带宽内存（HBM）堆叠所需的低热预算与成本效益要求。因此，SK 海力士、美光、三星等头部 HBM 厂商在 HBM4 世代仍将继续采用微凸点方案。
此外，HBM 对工艺成本更为敏感，而当前混合键合工艺成本偏高，主要体现在：
长时间退火工序
芯片对芯片键合中较慢的拾取与放置速度
工序间等待时间过长，易引入湿气并损伤键合界面
降低高温工艺需求：纳米孪晶铜
降低高温工艺依赖的一种方案是采用纳米孪晶铜。因其具有优先 <111> 晶向，这种铜特别适合精细间距混合键合，可在约 200°C下完成退火。
泛林半导体（Lam Research）异构集成技术总监李智平表示：
“传统铜 - 铜键合通常在400°C左右进行。而纳米晶铜的结构能让铜晶粒扩散更快，从而实现低温键合。”
低温介质：SiCN 溅射沉积
除退火外，用于沉积 SiCN 或 SiO₂介质的 PECVD 工艺通常在约 350°C下进行。一个可行方案是溅射沉积 SiCN 层：采用 SiC 靶材与氮气反应，可在250°C 以下完成 SiCN 沉积。
污染控制：等离子切割
工艺过程中的污染控制至关重要。工程师正转向等离子切割以降低切割过程中的颗粒水平。
等离子切割在真空腔体内进行，通过垂直刻蚀去除晶圆材料，而非机械刀片或激光切割 —— 后两者会产生大量硅尘与其他碎屑。此外，等离子切割可显著降低微裂纹与芯片边缘崩边的概率。
Fig. 1: In wafer-to-wafer hybrid bonding flow queue time between activation and bonding is critical. Source: EV Group
设计范式转变：从单芯片 → 系统级多芯片协同设计
新思科技（Synopsys）I/O IP 产品管理总监拉克希米・贾因表示：
“混合键合与 3D 集成从根本上将芯片设计从单芯片思维转向真正的系统级、多芯片协同设计。逻辑、内存与加速器必须作为垂直集成堆叠，统一进行划分、分析与优化。”
这要求基于终端系统进行整体化设计：
早期架构探索
跨芯片布局规划
电源与热分布
芯片间接口规划
同时需要支持 3D 感知的时序分析、提取、验证与签核，因为一颗芯片上的决策会直接影响整个堆叠的性能、散热与可靠性。
新思科技已开发出针对 2.5D、3D 与 SoIC 封装优化的超紧凑芯片间 I/O 方案。贾因称：“这些 I/O 单元可适配混合键合凸点间距，实现堆叠芯片间高带宽、低延迟、高能效的垂直互连。”
除改变可制造性设计思路外，混合键合还要求晶圆厂设备之间更紧密地协同，包括铜填充、CMP、拾取放置与退火等设备。这是因为键合前所有工序都会影响来料晶圆的畸变、翘曲控制与片内均匀性，而这些因素会显著影响套刻结果、良率与可靠性。
混合键合为何极具吸引力
用混合键合替代微凸点在电学上具备诸多优势，包括更低的电阻、电容与功耗。
EV 集团业务发展总监伯恩德・迪拉彻表示：
“与微凸点键合相比，混合键合能显著降低寄生效应，同时提升电学性能与电源效率。”
通过晶圆对晶圆直接键合实现小芯片垂直堆叠，芯片厂商可将互连间距从铜微凸点的35μm跃迁至10μm 以下。
事实上，在 HBM 工艺中，推动混合键合应用的主要因素甚至不是 I/O 密度提升，而是垂直厚度缩减。
泛林的李智平指出：
“混合键合确实能带来更高的互连密度，但在高带宽内存中，核心驱动力是去掉多颗 DRAM 之间的凸点，从而减薄整体厚度。”
Fig. 2: 2nm pitch bonds completed using die-to-wafer hybrid bonding. Source: imec
晶圆对晶圆（W2W） vs 芯片对晶圆（D2W）
晶圆对晶圆（W2W）混合键合自十多年前索尼首次将其用于 CMOS 图像传感器以来，已得到量产验证。研究机构已实现 400nm 键合精度。
但 W2W 存在两个明显局限：
芯片尺寸必须相同
无法在键合前剔除不良芯片
** 芯片对晶圆（D2W）** 则可解决这些问题：
仅键合已知良好芯片（Known-good-die）
可使用任意尺寸的芯片
相对而言，W2W 比 D2W 更成熟，能满足更严格的套刻与精度要求。例如，业界已实现 400nm 晶圆对晶圆键合，而芯片对晶圆键合已达到 2μm 间距。
工艺实现原理
实现高质量混合键合的关键要素包括：
在数千乃至数百万个微小界面上同时实现无缺陷原子级接触
最小化晶圆翘曲
CMP 后实现完全平坦化（0.5nm RMS），CMP 结果是决定键合良率的首要因素
键合表面零颗粒、零残留
清洗后立即键合，避免污染与湿气损伤
高对准精度（200nm～50nm，依特征尺寸而定），防止开路与短路
高精度拾取放置（＜5μm 间距要求 100nm 套刻精度）
晶圆对晶圆混合键合流程
两片已完成最后段（BEOL）互连的器件晶圆
PECVD 沉积介质（SiO₂或 SiCN）
反应离子刻蚀形成铜垫通孔
沉积阻挡层（TaN）→ 铜籽晶层 → 电镀铜
铜 CMP抛光至介质层，留下轻微纳米级铜凹陷
兆声波清洗 → 等离子活化（形成高浓度 - OH 键）
红外对准 → 室温预键合
高温退火（~350°C），介质形成共价键，铜融合导通
表面活化至关重要，因为混合键合由表面化学驱动，而非热压键合那样依靠压力与温度。
键合后，可通过声学显微镜检测键合质量：无空洞的键合会呈现黑色图像，空洞则表现为白色斑点。
键合界面保护
由林烨领导的 IMEC 研究团队近期提出，在临时键合、晶圆减薄、CMP、刻蚀、芯片切割与清洗等步骤中，沉积一层薄无机保护层，以屏蔽水、研磨液与化学药剂对键合区的影响。
该保护层：
可将铜凹陷维持在2nm水平
减少空洞产生
配合激光释放层便于芯片从承载片剥离
对对准标记透明，键合前可干净去除
芯片对晶圆（D2W）的缺陷控制
键合界面的缺陷控制是 D2W 混合键合最关键的挑战之一，要求Class 3 及以上洁净室环境。
介质 / 铜表面的任何微小颗粒都可能导致：
集群式开路缺陷
局部脱键
形成比颗粒大数倍的空洞
Besi 的阿卜迪拉提出设备内部控污策略：
采用精密微型洁净环境
构建后端洁净供应链
开展洁净设计与操作培训
使用前道量测设备（SEM/EDX）监控缺陷
设备与部件采用低表面粗糙度、低磨损设计
结论
混合键合是实现芯片堆叠的核心技术，它以 **＜10μm 精细间距 ** 实现晶圆 / 芯片与介质的键合，替代当前间距约 35μm 的传统焊料凸点。
晶圆对晶圆混合键合已在 CMOS 图像传感器、SRAM / 处理器芯片、3D NAND 器件中得到量产验证。
设备厂商与晶圆代工厂正合作提升工艺吞吐量，缩短活化到键合之间的等待时间。
TiN 等无机牺牲膜有望在晶圆减薄、清洗、芯片切割等装配工序中，为保持介质与铜垫表面洁净发挥越来越重要的作用。
为在 HBM 中采用混合键合，低热预算材料（如溅射 SiCN、可低温退火的纳米孪晶铜）将越来越受关注，不过量产应用前仍需开展更多可靠性研究。
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