时域时钟抖动分析
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图 11 滤波后时钟相关性测试装置结构
图 12 所示曲线图描述了滤波后 CDCE72010 LVCMOS 输出的测得输出相位噪声。131000 点的 FFT 大小将低积分带宽设定为 ~500 Hz。积分上限由带通滤波器设定，其影响在相位噪声曲线图中清晰可见。超出曲线图所示带通滤波器限制的相位噪声为 E5052A 的噪声底限，不应包括在抖动计算中。滤波后相位噪声输出的积分带来 ~90 fs 的时钟抖动。
图 12 滤波后时钟的测得相位噪声
接下来，我们建立起了热噪声基线。我们直接从 ~35 fs 抖动的时钟源生成器使用滤波后采样时钟对两种 ADC 采样，而 CDCE72010 被绕过了。将输入频率设定为 10 MHz，预计对时钟抖动 SNR 无影响。然后，通过增加输入频率至 SNR 主要为抖动限制的频率，确定每个 ADC 的孔径抖动。由于采样时钟抖动远低于估计 ADC 孔径抖动，因此计算应该非常准确。另外还需注意，时钟源的输出振幅应会增加（但没有多到超出 ADC 的最大额定值），从而升高时钟信号的转换率，直到 SNR 稳定下来为止。
我们知道时钟源生成器滤波后输出的外部时钟抖动为 ~35 fs，因此我们可以利用测得的 SNR 结果，然后对第 1 部分（请参见参考文献 1）中的方程式 1、2 和 3 求解孔径抖动值，从而计算得到 ADC 孔径抖动，请参见下面的方程式 4。表 3 列举了每种 ADC 测得的 SNR 结果以及计算得孔径抖动。
表 3 测得的 SNR 和计算得抖动
利用 ADC 孔径抖动和 CDCE72010 的采样时钟抖动，可以计算出 ADC 的SNR，并与实际测量结果对比。使用 ADC 孔径抖动可以通过测得 SNR 值计算出 CDCE72010 的采样时钟抖动，如表 4 所列。乍一看，预计 SNR 值有些接近测得值。但是，将两种 ADC 计算得出的采样时钟抖动与 90 fs 测得值对比时，出现另一幅不同的场景，其有相当多的不匹配。
不匹配的原因是，计算得出的孔径抖动是基于时钟源生成器的快速转换速率。CDCE72010 的 LVCMOS 输出消除了时钟信号的高阶谐波，其有助于形成快速升降沿。图 13 所示波形图表明了带通滤波器急剧降低未滤波 LVCMOS 输出转换速率，以及将方波转换为正弦波的过程。
图 13 时钟抖动对采样时钟转换速率的影响
表 4 90-fs 时钟抖动的 SNR 结果
改善转换速率的一种方法是：在 CDCE72010 的 LVCMOS 输出和带通滤波器之间添加一个具有相当量增益的低噪声 RF 放大器，参见图 14。该放大器应该放置于滤波器前面，这样便可以将其对时钟信号的噪声影响程度限定在滤波器带宽，而非 ADC 的时钟输入带宽。由于下一个试验的放大器具有 21 dB 的增益，因此我们在带通滤波器后面增加了一个可变衰减器，旨在匹配滤波后 LVCMOS 信号到时钟生成器滤波后输出的转换速率。该衰减器可防止 ADC 的时钟输入超出最大额定值。
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