增量设计流程针对需要变更部分进行优化

　　增量设计流程的六个实施步骤

　　步骤一：准备采用增量流程的设计

　　创建设计后,使用Synplify Pro综合工具中MultiPoint的第一步是在启动Synplify Pro时创建“实现选项”。该选项包含器件、速度级别、全局频率,以及其它设计和优化参数。之后,也可以创建一些采用不同参数或包含设计变更的实现方案来测试设计的变更效果。例如可为初始参数和HDL设计代码创建名为“实现方案 1”的实现方案。

　　Synplify Pro的“Compile Only” (只有编译) 功能有助于Synplify Pro的SCOPE约束编辑器理解设计的层次结构。Synplify Pro中的SCOPE(r) 约束编辑器管理综合和布局布线的约束条件,同时也用于定义各编译点及其相应的约束条件。编译点和约束条件都保存在约束文件中,作为该实现方案的一部分,且约束条件已设置为编译点定义的一部分。编译点被定义在新的顶层约束文件中,或者说,编译点的定义被添加到已有的顶层约束文件 (.sdc) 中。

　　然后,从Synplify Pro的工具条中启动SCOPE,并从“Select File Type”(选择档案类型) 对话框中选择“Top Level Module”(顶层模块)。使用这个菜单命令,你可根据设计识别出的模块列表创建各编译点。你可锁定某些感兴趣的模块或功能区块。这些被锁定的区块将被Synplify Pro识别为编译点,并同时设置好其它的一些顶层约束,如输入/输出延迟、时钟频率、或多循环路径。

　　必须在相应的 .sdc文档中为每个编译点规定其约束条件,并在顶层.sdc文件中为整个设计添加单独的顶层约束条件。设计环境提供名为“Create SCOPE File”(创制 SCOPE 档案) 的对话框,让用户轻松建立编译点和约束条件。

　　在SCOPE中完成编译点和约束的设置后,就可以对顶层设计进行综合处理。

　　步骤二：分析Synplify Pro的结果

　　评价综合结果有几种方法。Synplify Pro将时序和区域写入实现方案目录中的日志文档。你可在Synplify Pro的HDL Analyst RTL和 Technology schematic views中评价设计;确定其是否已达到设计目的。你也可查看和隔离某些关键路径,搜索和标出某些重点设计目标,在源文件间进行交叉探测。在这个层面上发现的任何错误都应当予以纠正。

　　步骤三：综合或以增量方式重新综合

　　Synplify Pro允许用户以增量方式综合设计或对整个设计进行综合。如果某一编译点从未改变,Synplify Pro便会使用前次综合运行时产生的建模文件。你可选择以增量方式综合设计 (即执行“run incrementally”指令),该指令只综合编译点;而且,只有那些已经出现源代码、约束或实现变更的编译点才会改变。也可用“re-synthesize all”(重新综合所有) 指令重新综合整个设计。一般来说,选择以增量方式综合设计比较省时。