一种基于FPGA的数字秒表设计方法
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该模块的源程序以及ModelSim仿真输出结果如下：本文引用地址：https://www.eepw.com.cn/article/190686.htm
模10计数器的VHDL源程序与模6计数器类似，为节省篇幅，不再给出。
2．3 使能信号转换模块
数字秒表输入的开始和停止信号是单个脉冲信号，而计数器要持续计数所需的使能信号是持续的高电平，所以需要通过使能控制电路实现使能信号的转换。该模块的VHDL源程序以及ModelSim仿真输出结果如下：
该模块源程序：
2．4 译码显示模块
由上面的设计可知，计数器输出为二进制码，不能直接点亮数码管，要想将计数结果通过数码管显示必须再设计一个七段译码电路，以便将计数结果输出。通过分析可知该译码器是一个4输入，7输出元件，其真值表如表1所示：
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