赛灵思 Vivado 设计套件常见问题

Vivado仿真器与ISim有什么不同？

Vivado仿真器采用全新的引擎，紧密集成于VivadoIDE中。该引擎的速度比ISim快3倍，而占用的存储器容量却仅为一半。它完全集成于VivadoIDE，能够通过Tcl更好地控制仿真器操作。

Vivado仿真器能否使旧版架构设计符合7系列要求？

一般说来，赛灵思建议用户采用原生架构。不过Vivado支持旧版架构的程度与ISE针对所有Virtex级别器件的支持相同。

Vivado仿真器是否支持VHDL和Verilog的时序仿真？

Vivado仅为Verilog的时序仿真提供支持。但是Vivado可为Verilog和VHDL以及混合语言提供功能仿真支持。

Vivado为什么不支持VHDL时序仿真？

VHDL时序仿真是基于VITAL的仿真，该标准速度很慢，限制性较大，且已长期未进行更新。

客户能否用Mentor、Synopsys、Cadence和Aldec编译赛灵思仿真库？

可以。Vivado设计套件可提供名为compxlib的TCL命令以编译仿真库。

Vivado仿真器是否支持SystemVerilog或硬件协仿真？

我们计划在今后发布的软件版本中为二者提供支持。