基于CPLD的无人机综合无线电系统中扩频电路的设计

4基于CPLD 的扩频电路设计

4.1 m序列发生电路的设计

构造一个产生m序列的线性移位寄存器，首先要确定本原多项式，通常我们根据不可约多项式表查找本原多项式系数。

在无人机综合无线电系统中，根据不同的条件可选择不可约多项式。这里考虑各方面综合因素， n=6时，我们选择其不可约多项式为：1 103F(1000011)，周期为：p=63; n=7时，不可约多项式取 1 211E(10001001)，周期为：p=127。当然，我们还可以采用其他的不可约多项式，但是我们一定要保证上、下行信道的周期为127位的m序列的不可约多项式的一致。

例如，周期为63位的m序列，本原多项式为：f (x) = x

+x + 1，电路原理图如图2所示。周期为127位的m序列本原多项式和电路与其类似，这里不再赘述。

4.2 CPLD扩频部分的内部逻辑

其中模块74HC164构成串入并出移位寄存器，并与74HC86模块和模块NOR6、NOR8构成63位和127位的m序列。

6.4512M的时钟信号分为两路，一路作为63位PN码的时钟推动PN码产生器工作，另一路送主、副选择电路模块74HC157。

63位PN码使用了6位的移位寄存器，在一个周期内，全“1”状态出现一次，当全“1”出现时，把移位模块的并行输出(6位)送模块74HC30，将检测到一个全“1”脉冲，该脉冲对6.4512M进行63频，频率为102.4K。

该102.4K的信号也分为两路，一路102.4K与6.4512M的时钟信号一起送模块157，当通道选择信号选择主通道工作时，选择6.4512M的信号作为127位的PN码产生器的时钟;当通道选择信号选择副通道工作时，选择102.4K的信号作为127位的PN码产生器的时钟。另一路102.4K的信号经过2分频和16分频，作为同步时钟送飞行控制柜。

当通道选择信号选择主通道工作时，扩频码为63位和127位的PN码模“2”后的8001位的复合码，码速：6.4512M;当通道选择信号选择副通道工作时，扩频码只为127位的单码，码速：102.4K。

同步电路的作用是，使扩频码和6.4512的时钟电路严格同步，从而保证加密指令和扩频码的同步。同步电路通常由74HC74触发模块实现。

由于，EPM7128SLC84-5输入、输出引脚的最大时延为5ns，所以，实际应用时，同步电路可以去除。而为了减少时延，可以将全局时钟引脚，作为6.4512M时钟输入端。

5总结

在无人机的综合无线电系统扩频电路设计中采用CPLD器件，并借助MAX+PLUS 软件，减少了机载机密扩频板的尺寸、提高了整个无线电系统的可靠性，为未来无人机综合无线电系统的电路设计，提供了新的思路和途径。