500兆/秒高速A/D系统的实现

2.2 系统时钟的选择

ADC芯片MAX101A要求的采样时钟为500MHz的ECL差分时钟。对于如此高速的时钟电路,孔径晃动（jitter）是选择时钟源的一个非常重要指标。Jitter是指时钟沿本身不稳定,在一定范围内晃动,时钟沿的晃动会带来采样点的不确定性,被采样信号的频率越高造成的误差就越大（图3）。经过调研,市场上有两种比较成熟的芯片可供选择。一是Motorola公司MC12439,另一个是Synergy公司的SY89424。MC12439可输出的频率是50～800MHz(Peak-to-Peak jitter 25ps 8δ),/TRK1 SY89424的最高输出频率为1GHz(Peak-to-Peak jitter 3δ)且两者的输出电平都为差分的PECL。虽然两种芯片给出的jitter相差不大,但实际上以上参数都是在输出时钟频率小于其最大输出频率一半的条件下给出的,也就是说此时的输出时钟是内部VCO的输出经过分频后得到的。如果输出时钟不经分频而直接输出,输出时钟的频率实际上是内部锁相环VCO频率的两倍,输出时钟的稳定性与VCO时钟的占空比有直接的关系。而VCO很难保证它的占空比总是50%,后以在这种情况输出时钟jitter将大大增加。鉴于上述原因,最终选择了Synergy公司的输出频率可达1GHz的SY89424。

2.3 特殊电平时钟的产生

MAX101A芯片内部是由采样率为250兆/秒的完全独立的两个ADC拼在一起而得到的,从模拟信号输入、参考电压到数字信号输出都是完全分开的两部分。这样做给与用户很大的自由度,但同时也带来一个问题,那就是很难确定在每一次上电后究竟是哪一个ADC先输出,从而无法正确地进行数据锁存。MAX101A要求用户提供一个外加的控制信号TRK1和TRK1来确定两个ADC的先后顺序。它规定在系统采样时钟的下降沿到来时,如果TRK1为“1”,/TRK1为“0”则第一个ADC输出有效,反之则第二个ADC输出有效（图4）。这样的控制信号实现起来并不难,但MAX101A对TRK1和/TRK1的逻辑电平范围的规定是一个非常规的值,它规定输入电平在±50mV之间为逻辑“1”,在-350mV到-500mV之间为逻辑“0”。对于这样一种非标准的时钟电路,不可能用现成的芯片直接产生,为此在模拟伪真结果的基础上,采用了图5所示的电路来产生这样的时钟信号。D触发器将时钟信号二分频后经隔直电容送到电阻分压网络进行衰减,同时提供新的基准电平,这样原来的ECL信号（-900mV～-1800mV）就被转换成在0～-450mV之间的时钟信号,满足了MAX101A的要求。电容隔直方法在高速数字电路中应用十分广泛,应用这种方法可以很方便地将不同电平范围的信号（如ECL和PECL）进行相互转换而不需要额外的电路,使用起来相当方便。

2.4 高速数据的锁存

高速ADC的数据锁存在A/D系统里的设计一直都是一个难点,ADC的速度越高数据锁存的难度就越大。尽管MAX101A的数字输出已经分成了A、B两个端口,使每个数据通道的速率降为250Mbyte/s,但要将如此速度的数据准确无误的锁存下来还是相当困难的,必须进一步降低数据端口的输出速率。降低端口速率唯一的办法就是将输出端口的数据分成多路交替输出,使每一路的数据产生率降到可以接受的速度。但是分的路数越多,电路就越庞大,各种时钟与数据之间的关系也就越复杂。综合两者考虑,采取了将ADC的输出分成八路的方案,这样每一路的数据产生率为62.5Mbyte/s,完全可以用普通的锁存器来完成。数据锁存部分的结构如图6所示。MAX101A输出的锁存时钟（250MHz）经四分频后送入一个六位的移位寄存器产生6个相差4ns的时钟,其中的ABCD用于锁存各个端口的数据,CDEF经电平转换后作为EPLD锁存数据的时钟,之所以推迟两个时钟是为了补偿数据的传输延时和EPLD内部FIFO的建立时间。数据进入到EPLF后,后端的处理就方便得多了,可以用EPLD作DRAM控制接口将FIFO的数据存储到大容量的DRAM中去,也可将数据分组打包通过传输介质传递给计算机进行处理。在本系统中,采取第二种方法将数据通过电缆传递给位于计算机内的一块PCI卡上,计算机再通过它把数据存放到硬盘上。