锂离子电池管理芯片的研究及其低功耗设计 ― 数模混合电路的低功耗设计方法(一)

这种有选择地关断空闲的子系统，降低功耗的效果十分显著，如在PC系统级功耗管理中，最常见的是将无执行任务的硬盘和显示器关断以节省功耗。

这种方案的局限性在于，在功耗状态切换过程中，通常有延迟，唤醒处于睡眠状态的子系统也需要更多的能量。因此，DPM技术需要解决以下问题：一是何时将子系统关断，关断多久;二是是否值得关断，即恢复状态是否需要更多的能量。这些都是判决策略需要研究的内容，目前最常用的方法可分为三种：基于超时(Timeout)的方法、基于预估算(Predictive)的方法、基于随机理论(Stochastic)的方法。

和上述改变子系统的功耗状态不同，动态电压等比例变化(Dynamic Voltage Scaling， DVS)技术是根据系统的工作状态，基于区间(Interval-based)或基于线程(Thread-based)来预测系统负载[33，34]，动态地改变系统的工作电压。动态电压和频率等比例变化(Dynamic Voltage and Frequency Scaling)技术则是同时改变工作电压和频率，获得最低的系统功耗。

和静态低功耗设计相比，DPM技术由于要预测系统和负载、系统和电源的关系，动态地调整工作状态、电压和频率，对系统工作状态的建模、预测算法都更复杂，有更多的工作急待开展，但是可以肯定的是，DPM技术降低功耗的效果也更显著。

2寄存器传输级

作为综合(排序和分配)的高层次结构，RTL层次将包含一个控制部分(也称控制器)和一个操作部分(也称数据通路)，如图2.1. 3所示。

数据通路以寄存器为特征，而控制器是由组合逻辑来实现，因此，RTL级低功耗设计的对象将是时序和组合逻辑，这可以采用硬件描述语言VHDL和VERILOG来实现。另外，RTL的抽象层次决定了它不可能涉及电源电压和电容，因此降低功耗的途径主要是降低开关活动因子，即减小寄存器和组合逻辑的跳变频率。

1)操作数

在RTL层次，操作数分离(Operand Isolation )是针对组合逻辑最常用的低功耗技术，其本质是在组合逻辑模块间加入一个锁存器，当锁存器的使能无效时，寄存器保存值不加以更新，组合路径被隔断[36，37]。只有在进行有效运算时，组合逻辑才有耗能的跳变产生，这样便降低了此模块的功耗。

操作数变形(Operand Transformation)有时也称为数据通路的重排序，即是指在不影响逻辑功能的条件下，以翻转频率最低为策略，对电路单元重新排序来降低功耗的技术。

2)门控时钟技术

目前，门控时钟(Clock-gated)技术被认为是最有效的降低功耗的方法之一，所控制的对象不仅可以是寄存器、锁存器、时钟产生电路等，甚至还可以利用门控时钟分布来控制子系统。

以寄存器为例，门控时钟的基本思想是，通过一个门控或使能信号来控制时钟，即在所谓的门控时钟单元的输出端产生一个“门控时钟”信号，代替寄存器原有的时钟输入信号。当寄存器暂时不工作时，门控时钟使寄存器处于不触发的状态，从而阻断了输入数据的更新，减少了无效的开关活动。在如图2.1.4所示的门控时钟单元中，常用锁存器来防止使能信号传播到输出端时产生的毛刺。

应该指出，时钟频率升高时，时钟偏差(Clock Skew)的影响将不容忽视，由此将增加时钟树设计的复杂程度;考虑到门控时钟逻辑的控制电路所产生的额外功耗，门控时钟技术适合应用在较高抽象层次;另外，在漏泄电流功耗为主时，门控时钟的作用不大。

3逻辑/门级

这两个层次的重要特点是可以在较宽的范围内应用先进的低功耗技术。在逻辑优化过程中，一些技术参数如电源电压是固定的，当要实现一个给定的逻辑时，设计的自由度可以在选择功能和确定门单元的尺寸上。有较多的文献研究了两个层次的低功耗技术。

1)局部转换技术：局部转换(local Transformation)

包括工艺映射(Technology Mapping)、管脚变换(Pin Permutation)、状态分配(phase assignment)等方法，通常是施加在门网表上，并且是针对具有大开关电容的节点。其基本思想为：在目标节点附近，置换一个或几个门单元，以减小电容和开关活动因子。但是，这种方法必须注意在短路电流和输出功耗之间取得均衡。

在逻辑综合阶段，常用的转换技术有工艺映射，其目的在于，将一个经与工艺无关的优化程序优化后的逻辑网络，映射到一个预定义门单元的目标库。映射策略如下：一是将具有高开关活动因子的节点映射到单元的内部节点，以降低电容值;二是门单元尺寸的选择要在单元的驱动能力和功耗之间取得折衷;三是与功耗相关的工艺映射方案中，还需要考虑小的延迟和面积映射。为了进一步降低功耗，在工艺映射前，通常要将具有复杂节点的原始电路分解成一系列具有基本功能的门单元，即所谓的工艺分解(Technology Decomposition);当一个电路完成映射后，还可以通过门重定义尺寸(Gate Resizing)和管脚变换，减小不必要的大尺寸的门单元和逻辑等效的管脚排列，来实现优化功耗。

状态分配是通过在节点间添加反相器，使操作的输入信号反相，同时也使输出反相。这种门级转换技术减小功耗的途径如下：一是加入的反相器增加了其它转换的机会，可以和原有相邻的反相器作相当多的变换，如合并、撤消等;二是这种方法能将高开关活动因子节点通路上的反相器移走，从而具有更低的功耗。

2)预决算方法指在原有电路中，加入一个预决算(Pre-computation)逻辑电路的方法。其基本思想为：在提前一个时钟周期内，有选择地预估算电路的逻辑输出值，并在接下来的一个周期内，关掉电路内部的某些单元，降低节点的开关活动因子和电容来降低功耗。

3)新的逻辑电路结构逻辑结构的类型和电路的功耗、面积、速度密切相关。为了获得更低的功耗，有较多文献研究了逻辑结构的优化。

CPL(Pass Transistor Logic)是一种研究得较多的低功耗逻辑电路。它用两组NMOS传输门实现互补的两个逻辑信号，两个PMOS管用作反馈管，将NMOS传输门传输的高电平上拉到电源电压。CPL电路的优点是输入负载小，输出驱动能力强，缺点是固有节点多、连线多、布线难度大。

动态逻辑电路有较低的功耗，尤其是动态差分逻辑因为具有更高的噪声抑制特性而受到重视，文献[49]提出了研究了有限摆幅逻辑(Swing Limited Logic，SLL)，能够在给定的电源电压下实现高性能，能量延迟积比传统的电路低一个数量级。

4版图级

1)布局布线在低功耗版图设计中，合理的布局布线是关键。传统的布局和布线是以面积和延时为考虑重点，因此常常追求布线最短、电容最小;而面向低功耗的布局布线方法，不仅考虑传统的设计目标，还要和设计中的信号活动性结合，以信号活动性和电容乘积最小为优化目标，实现低功耗[50]。

2)时钟树设计版图设计中，时序电路是降低功耗的一个重点。在同步系统中，时钟通常消耗总能量中很大的一部分;不同的设计目标中，时钟产生和时钟分布的功耗所占系统功耗的比例可以达到30%甚至40%.在这个阶段，时钟网络分布即时钟树结构的优化，以及驱动方式的选择，利用缓冲器插入优化和变线宽优化，可以在节点延时和功耗之间取得折衷。另外，鉴于时钟偏差对电路性能的重要影响，在保证电路时序的前提下，可以采用特定的非零偏差时钟树，来获得有益的功耗降低以及时钟频率和电路稳定性的改善。