软件无线电的功率：一种针对功率设计SDR的整体方法(07-100)

　　利用低频工作，许多军用波形能从运行在较低的频率以降低功耗上获得好处。常见的是FPGA中的波形以低于200MHz的频率运行，远远低于最大频率。

　　上述的一些技术如时钟门控利用对设计进行一些细致的底层规划可能更为有效。例如，为了真正地利用时钟门控的优势，设计工程师想利用相同的时钟得到一个设计的几个部分，而该时钟可以在相同的区域——或许在器件的四分之一象限——被门控。目前市面上可利用的工具如赛灵思的PlanAhead设计和分析工具利用图形用户界面(GUI)使底层规划变得更加容易。

　　局部重配置(PR)容许设计工程师在FPGA之内定时复用各种资源。如果没有PR，设计工程师可能不得不重载整个FPGA以支持一个新的波形模式，因此，临时失去通信链路，或让所有模式在大的FPGA之中被同时载入，即使一次仅仅使用一个模式。PR容许支持多模式波形，不必同时把所有的模式载入FPGA之中，因此，能够以较小的FPGA和较低的功耗实现相同的功能。有效地利用PR也从底层规划获益。类似于低内核电压，PR能影响静态和动态功率这两者，但是，上述技术则仅仅影响动态功率。

　　图1描述了这些用于降低功耗的各种方法。用于降低SDR功耗的一种真正的整体方法要采用来自每一个象限的多种技术。

　　假设有许多用于降低SDR功耗的方法，其中许多方法可以组合，似乎没有什么机会能确定理想的功率最优化波形实现方案。增加的混淆之处在于：许多波形成分如前向纠错(FCC)常常能在FPGA或DSP当中的任一个上有效地实现。通常不清楚的是：如何在硬件和软件之间进行最佳的划分以实现能效最大化?尽管没有灵丹妙药，即没有任何一种工具能评定所有不同的选项及转换以决定性地鉴别最优化的解决方案，但是，一定存在一种比纯粹猜测更好的方法，这种猜测用的是已出版的数据表数字和基于电子数据表的功率估算器。

　　图3 功率监测GUI显示调制解调器FPGA和DSP的功率消耗, 消除对波形实现功率消耗的猜测

　　消除猜测：SDR功率最优化测试床

　　一种更为优良的方法就是访问一个用于功率最优化设计的能作为测试床的SDR。有了这样一种测试床，就容许设计工程师或系统架构师根据经验进行测试，并为功率优化设计而权衡与特定硬件及软件设计相关的折衷。设计工程师可能不仅仅要比较上述讨论的一些优缺点，而且可能要相对轻松地在FPGA和DSP/GPP之间反复开发和划分一个波形，与此同时，在每一个调制解调器处理器件上采集功率测量值。

　　尽管不必要，但是，利用基于模型设计的各种概念，通过一种视觉方式进行建模，也可以经由波形的重新划分而提供各种好处。这样一种设计流程的例子见图2。在这个例子中，可以采用MathWorks公司的Simulink 进行建模。设计工程师可以选择在一个可用的FPGA和DSP之间对波形进行划分并直接在硬件上实现，实现过程要利用赛灵思用于DSP的System Generator和用于FPGA的ISE Foundation设计工具套件，以及MathWorks公司的Real-Time Workshop和TI公司用于DSP的Code Composer Studio。

　　设计工程师也可以采用在基于模型的设计环境之内的一种Power Monitoring GUI，以实时显示为FPGA和DSP独立地记录的功率测量值。这样的GUI的一个例子见图3。这种记录能力容许设计工程师对波形随时间变化的能量效率做出有根据的决策，不仅仅是及时抓拍波形。这是必需的，因为许多波形本质上是“突发”的。如果波形实现造成调制解调器超过功率预算的情况变得显而易见，设计工程师可以回到模型并针对更佳的效率对波形重新划分。尽管这个流程现在并非轻而易举，但是，这种努力是值得的，因为它消除了对调制解调器的功耗进行估计时的猜测。

　　通过赛灵思、TI和Lyrtech的协作，这样一种具有功率监测的SDR测试床现已开始供货。该小形状因子的SDR开发平台把Virtex-4 FPGA 与DM6446 DSP/GPP结合起来，从而让设计工程师能够进行低功耗设计。

　　为降低功耗而设计

　　尽管传统上一直把重点放在降低SDR硬件的功耗上，但是，显而易见软件也对功耗具有重大影响。正因如此，需要一种整体方法来降低SDR的功耗。而且，能够实际发挥SDR作用的测试床有助于消除对这个问题的猜测。尽管这种方法可能要预先进行更多的规划和开发，但是，好处就是强迫并使SDR提供商能够在提供现场持续时间更长、更可靠且在需要较少备用电池的无线电设备过程中建立竞争优势。