“RISC +类FPGA”架构共同提供优异的再配置性
它与其它 CPU+FPGA 组合的不同之处在于，它把可编程逻辑电路组织为一个可编程硬件块，位于处理器的数据路径内部。其结果就是一种具有新指令的RISC 机器——这些指令满足了应用的处理需求，但又没有访问常规协处理器结构所需的系统开销。
你可以在用 C/C++ 写的单一工具流程中，通过为应用编写代码，或配置各硬件元件的方式，来对该装置编程。Banta 声称，该架构非常灵活，以便处理多种计算密集型应用，同时功能足够强大，从而具有很高的成本效率；单个装置就可以完成以前可能需要多个处理器才能完成的各种任务。
可编程部分被称为 ISEF（指令集扩展结构）。由于它比标准 FPGA 的通用性低很多，因此单位面积逻辑功能的密度更大。不过，Stretch 公司目前既没有披露密度，也没有披露可编程逻辑电路的数量。它也没有公布内核对 FPGA 的面积之比。
代码是以 C/C++ 编写的应用程序开始的，经过一个相当常规的剖析运作来识别各个计算密集型回路。在识别了这些部分之后，编译器把嵌在它们内部的代码转换为针对 ISEF 逻辑的配置代码，这样，就程序的其它部分而言，代码已被压缩成单个指令。
SS架构的创意在于在Xtensa可配置处理器的数据路径内部加入一个类FPGA的ISEF，完成针对不同应用的可配置性设计。
它通过三条通往寄存器堆的 128 比特宽的路径来处理 ISEF，该寄存器堆紧密集成至内核，并可被配置来提供很宽的并行数据路径。因此，所有数据很接近执行单元，它在定时和功率方面的效率都很高。该公司把压缩关键代码和创建一项配置的过程描述为自动进行的，不过你并不参与对配置做优化的过程。如何知道自己拥有了最优的解决方案？Banta 表示，当你实现了对 ISEF 的一次设置，它只“接触”数据一次——取得数据，对数据做运算，返回结果——这时，你就知道自己已经完成了这个过程。
你可以在引导时利用你需要的所有运算符一次性配置 ISEF，从而使它具有多个运算符的宽度和深度。或者，你可以用所需的运算符快速地加载它。你可以执行这些任务，或利用某种高速缓存型机制。Banta 声称，该装置的总效率非常高，这样在多数情况下，偶然的“高速缓存缺失”（导致运算符被加载）将不再是问题。据称，编译几分钟就可以“填满” ISEF。Stretch 公司声称，加载一项新的 ISEF 配置只需大约 100 微秒。
Stretch 公司已经出示了关于 Telemark 套件的 EE-MBC（EDN 嵌入式微处理器基准联盟）结果，它们表明，优化过程（对硬件编码）使性能提高200 多倍。Banta 表示，更重要的是，对于相同的应用代码而言，运行于 300MHz 的这种处理器在性能上超过了运行频率高达 720MHz 的“纯”DSP。200 多倍的性能改善是针对 EEMBC 代码的，不过任何计算密集型代码集都应该会达到类似的性能改善。
Banta 列举了人们也许能够应用其概念的三种情况：当人们必须使用多个处理器时；当人们必须使用标准处理器，并通过高性能的耦合 FPGA 来卸载对关键功能的处理时；或当人们必须构建复杂的 ASIC 时。
各种 S5 部件在 I/O 能力方面有所不同，这取决于市场和价格范围，从针对典型消费应用的 35 美元（25,000 件）到针对电信、联网、军事以及安全应用的大约 100 美元（10,000 件）。功率将为 1 至 3W，因此 Banta 并不推荐这种处理器用于“袖珍产品”。他指出，公司要“把精力集中于速度和性能”。
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