串行数据测试中的CDR

下图1所示为某串行数据链接的系统图，在Fibre Channel、Gigabit Ethernet、SDH等串行链路中都采用了这样的架构。发送端（TX）发送的信号通过信道传输到接收端（RX）后，收发器芯片RX部分的时钟恢复电路从串行数据中恢复出时钟，用恢复的时钟来同步串行数据，进行采样。由于多种原因，进入RX的串行数据信号可能有较大的抖动，理想情况下（锁相环PLL的环路带宽无穷大时），时钟恢复电路的PLL输出的时钟和RX的输入数据信号同相，即零抖动，这时，RX的判别电路（如图1中的D触发器）有最大的建立时间和保持时间余量。但是，由于PLL的环路响应为低通滤波器特性，只能消除串行数据中低频段的抖动，不能处理高频抖动，所以，现实情况中收发器芯片RX端“看到”的眼图是有抖动的。

在图1中，RX端PLL的参数是影响眼图和抖动性能的决定因素。PLL是一种广泛使用的电子电路，可以用于获得特定频率的时钟、射频信号调制与解调和串行数据的时钟恢复。

如图2为PLL的系统图，包括鉴相器（phase detector）、环路滤波器（loop filter）、压控振荡器（voltage controlled oscillator，简称VCO）三个基本部分。PLL的工作原理请参考模拟电路书籍。

在接收端的PLL中，鉴相器、环路滤波器和VCO三部分组成的环路的频响为低通滤波器特性。如下图3所示，接收端的时钟恢复电路的频响是一个低通滤波器，其传递函数为HL, 当串行数据信号的抖动变化频率较低时，即从直流到PLL的截至频率，PLL能及时追踪到数据跳变沿（即锁住相位），输出的时钟与输入数据同相（严格讲相位差为固定常数），这样抖动为零。当连续边沿的抖动变化太快时（即存在高频抖动时），PLL不能及时追踪到边沿的变化，于是输出的时钟和数据边沿存在抖动，所以，接收端的CDR不能滤除高于截至频率的抖动，它的抖动传递函数（Jitter Transfer Function简称JTF）的频响为高通滤波特性，接收端CDR又称为TIE抖动的高通滤波器。如图3，抖动传递函数HH=1-HL。