串行数据测试中的CDR

在收发器接收端除了采用如图1所示的PLL来恢复时钟外，另一种时钟恢复方法是使用相位内插器（phase interpolator，简称PI），在FBDIMM和PCI Express中都使用PI来恢复时钟，但是使用仪器测试时，可以用PLL来建模。

测试高速串行数据信号的眼图与抖动的仪器都使用了基于锁相环的时钟恢复方法。其中，实时示波器主要使用软件PLL来恢复参考时钟，取样示波器和误码率测试仪都使用硬件PLL来恢复时钟。实时示波器作为最普及和广泛应用的测试仪器，本文仅介绍实时示波器的软件CDR和眼图测试、抖动测试的关系。

如下图4所示为力科串行数据分析仪中PLL设置的参考，缺省情况下使用FC Golden PLL，该PLL为1阶锁相环，其环路带宽等于比特率除以1667，最早是在Fibre Channel的MJSQ文档中定义的。

如下图5为使用力科示波器测量某2.5Gbps信号，当示波器的串行数据分析软件的PLL带宽在2MHz、5MHz、10MHz、20MHz四种设置下的眼图测量结果，可见，PLL带宽越高，眼图越清晰，抖动越小。问题是，待测试电路的收发器RX端接收到的、真实的眼图和抖动是什么样呢？答案是必须把示波器的CDR参数设置得和待测试电路RX端的CDR参数完全一致，这样示波器的测量结果才具备参考价值。

在图4和图5中都是一阶锁相环的CDR，在很多的串行电路标准中都使用这类PLL，比如GBE、XAUI、SDH、CPRI、FC、SAS等等。不过，PCIe Gen2、SATA2、Displayport则使用了二阶锁相环的CDR，如图6所示为一阶PLL和二阶PLL的JTF对比，二阶PLL有更加陡峭的滚降系数－40dB/decade（一阶PLL的滚降系数为20dB/decade）。假设某500kHz的抖动为150ps（而且500kHz在斜线的频段内），通过一阶PLL后抖动只有15ps，而通过二阶PLL后仅为1.5ps。可见，对于图6中低频段的抖动，二阶PLL可以更大幅度的降低该频段的抖动。

图7所示为某2.5Gbps信号，CDR使用一阶PLL或二阶PLL的眼图测量结果，可见，使用二阶PLL得到的眼图非常清晰、抖动更小。二阶PLL可以更大程度的减小低频抖动，通常用于带有扩频时钟（SSC）的串行数据信号，比如计算机主板上的SATA和PCIe。