低功耗6管SRAM单元设计方案

引言

　　在传统6T-SRAM结构里，数据存储节点通过存取管直接连接到位线上。这样在读过程中，由于存取管和下拉管之间的分压作用会使存储节点数据受到干扰，另外由于这种直接读/写机制会使存储节点很容易受到外部噪声的影响从而可能导致逻辑错误。

　　除了数据的稳定性问题之外，不断增大的芯片漏电流也是另一个需要考虑的问题。在现代高性能微处理器，超过40%的功耗是由于泄漏电流引起的。随着越来越多的晶体管集成到微处理器上，漏电功耗的问题将会更加突出。此外，漏电是待机模式下惟一的能耗来源，SRAM单元是漏电流的一个重要来源。

　　本文在分析传统6T-SRAM基础上，并基于以上考虑，提出了一种高可靠性低功耗的新6管SRAM单元。由于读电流与噪声容限的冲突，这个结构采用读/写分开机制，将存储节点和读输出分开，从而不会使位线的波动干扰到存储节点的值;另外，每次读或写过程中，只需要一个位线参与工作，因此相比较而言，降低了功耗，仿真结果显示这种结构读/写速度也和普通6管SRAM相差无几。

　　1 6T-SRAM存储单元简介

　　6管存储单元结构如图1所示。

　　1.1 6管单元结构及工作原理

　　6T-SRAM单元结构晶体管级电路如图1所示，它由6个管子组成，整个单元具有对称性。其中M1～M4构成双稳态电路，用来锁存1位数字信号。M5，M6是传输管，它们在对存储器进行读/写操作时完成将存储单元与外围电路进行连接或断开的作用。对单元的存取通过字线WL(Word Line)使能，字线WL为高电平时传输管导通，使存储单元的内容传递到位线BL(Bit Line)，单元信息的反信号传递到位线

，外围电路通过BL和

读取信息。写操作时，SRAM单元阵列的外围电路将电压传递到BL和

上作为输入，字线WL使能后，信息写入存储单元。