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基于FPGA的通用位同步器设计方案(一)

作者:时间:2013-11-05来源:网络

本文主要是先阐述传统Gardner算法的原理,然后给出改进后的设计和实现方法,最后对结果进行仿真和分析,证明该设计方案的正确、可行性。

  0 引言

  数字通信中,位同步性能直接影响接收机的好坏,是通信技术研究的重点和热点问题。通信系统中,接收端产生与发送基带信号速率相同,相位与最佳判决时刻一致的定时脉冲序列,该过程即称为位同步。常见的位同步方法包括滤波法和鉴相法。滤波法对接收波形进行变换,使之含有位同步信息,再通过窄带滤波器滤出,缺点是只适用于窄带信号。最为常用的位同步方法是鉴相法,包括锁相法和内插法两种。锁相法采用传统锁相环,需要不断调整本地时钟的频率和相位,不适合宽速率范围的基带码元同步。而内插法则利用数字信号的内插原理,通过计算直接得到最佳判决点的值和相位。

  Gardner算法即是基于内插法的原理,通过定时环路调整内插计算的参数,从而跟踪和锁定位同步信号,该算法的优点在于不需要改变本地采样时钟,可以适应较宽速率范围内的基带信号,因而具有传统方法不可替代的优势。Gardner算法的实现方法,为算法的应用提供了基础。Farrow结构非常适合实现Gardner算法的核心,即内插滤波器部分,其优点是资源占用较少,且滤波器系数实时计算,便于内插参数调整。定时误差检测,但在定时误差检测时需要信号中存在判定信息,并且对载波相位偏差敏感。不足进行了改进,提出了GA-TED(Gardner Timing Error Detection)算法,其优点是不需要预知判定信息,且独立于载波同步,并且适合 实现。改进的Gardner 算法,并将其应用于M-PSK 系统。提高了Gardner 算法的抗自噪声能力,即降低了对本地时钟的要求。

  本文基于 平台并采用Gardner 算法设计,其中,内插滤波器采用Farrow 结构,定时误差检测采用GA-TED算法。同时对传统Gardner算法结构进行了改进,使环路滤波器和NCO的参数可由外部控制器设置,以适应不同速率的基带码元,实现通用的的设计方案。此外,本设计方案还对FPGA 代码进行了优化,节省了大量硬件资源。最后进行了仿真和分析,给出了仿真结果,证实了该方案的可行性。

  1 传统Gardner 算法与改进

  1.1 传统Gardner算法基本原理

  传统Gardner算法结构如图1所示。

  传统Gardner算法结构如图1所示。

  在图1中,输入的连续时间信号x(t) 码元周期为T,频带受限。在满足奈奎斯特定理的条件下,接收端采用独立时钟对x(t) 进行采样。内插滤波器计算出内插值y(k),送至定时环路进行误差反馈和参数调整,并与控制器输出的位同步脉冲BS一起送往解调器的抽样判决器。

  定时环路包含定时误差检测、环路滤波器和控制器。定时误差检测提取插值时刻和最佳判决时刻的误差;该误差经环路滤波器滤除高频噪声后送给控制器;控制器计算插值时刻(即为位同步信号的2倍频)和误差间隔。插值时刻和误差间隔用于调整内插滤波器的系数,使插值时刻尽可能与最佳判决点同相,最终实现位同步信号的提取。

  1.2 改进的Gardner算法结构

  从上节可以看出,传统Gardner算法无法满足较宽速率范围基带信号的位同步要求。为实现该要求,本设计在FPGA 平台的基础上,对算法实现结构进行了改进,改进结构如图2所示。

  基于FPGA的通用位同步器设计方案(一)

  图2中,内插滤波器采用Farrow结构的FIR 滤波器实现,滤波器

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关键词: FPGA 位同步器

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