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基于FPGA的通用位同步器设计方案(一)

作者:时间:2013-11-05来源:网络收藏
; PADDING-RIGHT: 0px; FONT: 14px/25px 宋体, arial; WHITE-SPACE: normal; ORPHANS: 2; LETTER-SPACING: normal; COLOR: rgb(0,0,0); WORD-SPACING: 0px; PADDING-TOP: 0px; -webkit-text-size-adjust: auto; -webkit-text-stroke-width: 0px">  根据式(2)和(3),内插滤波器程序实现结构如图4所示。

  从图4可以看到,该结构由1个移位器、5个触发器、 8个相加器、2个乘法器组成,比直接型FIR节省10个乘法器、4个相加器的资源。其中,除以2的运算采用数据移位实现,避免使用除法器。输入的8位数据 x,计算后得到10位的内插值y 输出。由于内部所有寄存器经计算后,均采用最小位数,有效地减少了Logic Elements资源的占用。

  Farrow结构实现图

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关键词: FPGA 位同步器

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