新闻中心

EEPW首页 > 电源与新能源 > 设计应用 > 一种低功耗的电平位移电路

一种低功耗的电平位移电路

作者:陈智昕时间:2018-09-27来源:电子产品世界 收藏
编者按:提出了一种基于0.35μm BCD工艺的电平位移电路。该电路使用了耐压5V的CMOS器件。通过对常规电平位移电路进行分析,提出了优化改善的电平位移电路。电路仿真结果显示,与常规的电平位移电路相比,改进的电路具有功耗低、输出电平稳定可靠等特点。

作者 / 陈智昕 电子科技大学(四川 成都 610054)

本文引用地址:http://www.eepw.com.cn/article/201809/392391.htm

  陈智昕,男(汉族),四川成都人,硕士研究生,主要从事模拟集成电路的研究设计。

摘要:提出了一种基于0.35μm BCD工艺的电路。该电路使用了耐压5V的CMOS器件。通过对常规电路进行分析,提出了优化改善的电路。电路仿真结果显示,与常规的电平位移电路相比,改进的电路具有功耗低、输出电平稳定可靠等特点。

0 引言

  随着最小特征尺寸的不断下降,功耗问题已经成为现代集成电路设计的主要考虑因素之一。Dynamic Voltage Scaling Operating(动态电压调整)技术能为集成电路提供多种电源电压。一方面,用低电源电压给非关键路径模块供电,另一方面,在模拟和高速数字模块中使用较高的电源电压。这样的技术对于减少动态以及静态功耗是很必要的[1]

  在集成电路中,不同模组工作在不同的速度下,所以需要一种双重供电结构。在双重电压供给系统中,需要用电平位移电路(Level-shifter Circuit)将低电压转换为高电压以满足后续的模组工作。为了确保整体电路的工作性能,电平位移电路需要具备的特点[2]

  本文正是基于这样的应用需求,设计了一种的电平位移电路。文章剩余部分按照以下结构展开。第一部分对传统电平位移电路进行回顾,第二部分为本文所提出的电平位移电路原理,第三部分呈现了所设计电平位移电路的仿真结果。

1 常规电平位移电路

  图1(a)为一种传统的电平位移电路,当输入信号IN为“1”(VIN=VDDL)时,MN1开启,MN2关断,MN1管将结点a电位下拉,从而MP2导通,对结点b充电,随着结点b电位的上升,MP1关断。类似的,当输入信号变至“0”(VIN=VSS)时,MN1关断而MN2导通,整个过程将反置。值得注意的是,当输入信号由“1”变“0”时,a点的初始电位不能瞬变而仍然为“0”,因此MP2一开始仍然导通,对结点b进行充电,削弱了MN2对结点b放电的作用,使得电位转换变得缓慢(对结点a的分析同理)。我们可以看到在结点a、b存在着上拉管(MP1和MP2)和下拉管(MN1和MN2)的电位争夺,上拉P管对N管的下拉产生阻碍作用。所以,当输入电压与VDDL/VDDH偏差很大,特别是低于阈值电压时,下拉管的下拉能力远小于上拉管的上拉能力,电路无法正常转换电平[3]

  为了解决这样的问题,提出了基于的电平位移电路。如图1(b)所示,该结构利用限制了电流,从而在下拉管对输出结点放电时削弱了上拉管的上拉能力。然而,该结构存在一个明显的缺点,当输入信号IN处于“1”时,存在较大的流经MP1和MN1的恒定电流,产生了额外功耗。为减少这样的静态功耗,提出了如图1(c)所示基于威尔逊的电路。电路中引入MP3以消除恒定电流,当输入信号IN为“1”时,输出电位上拉至“1”,使得MP3处于关断状态,从而截断了之前存在的恒定电流。但是,这种结构会造成结点b产生电压降,当结点b电位还未完全上拉至VDDH时,MP3已经关断,造成结点a电位上浮而关断MP2管,使得结点b的电平浮动且低于VDDH[4-5]

2 改进的电平位移电路

  通过对常规电平位移电路的分析研究,我们可以看出上述电路存在着N管下拉电流能力较弱、持续恒定的大电流以及输出信号无法被完全上拉至VDDH等问题。而这些问题的产生会使得电路在工作过程中产生更多的功耗。因此,本节在图1(c)所示电路结构基础上,提出了一种改进的电平位移电路,可以优化功耗问题。电路原理图如图2所示。

  将图1(c)中MP3管上移至电流镜的上方(即图2中MP4管),使输出端在上电过程中,结点a的电位始终被下拉到地。而不会像图1(c)中那样,结点a的电位因MP3管的断开而上浮,使MP2管的上拉能力减弱而影响输出端电位无法上升到VDDH。与此同时,当输入IN为“1”时,MP4管抑制了流过MP4、MP1和MN1管的电流I1,使得功耗减小。

  当输入信号由高变低时,由于结点b电位无法瞬变而仍为“0”。此时,MP4、MN1管和MP5、MN3管开启,MN2管关断。从而产生流经MP4、MP1和MN1管的电流I1以及流经MP5、MP3和MN3的电流I3。两股电流被镜像,产生电流I2,并上拉结点b的电位。最后,结点b电位变为“1”,并反馈至MP4和MP5管使它们关断,从而截断电流I1、I3,也不再镜像电流I2。输出端变为“0”。因为MN1和MN3管始终开启,致使结点a、c保持地电位,MP2、MP6管处于常开状态,从而保证结点b电位能够始终处于VDDH而不浮动,从而对常规电平位移电路结点出现电压降的问题进行了优化改善。

  当输入信号由低变高时,结点b信号起初仍然为“1”。在不添加辅助模块时,起初结点a电位仍然为“0”,MP4管关断,使得MP2管处于强上拉状态,这样很大程度的削弱了MN2管对结点b电位的下拉作用(因为P管的上拉能力大于N管的下拉能力),导致输出端电位下降较慢。添加辅助模块后,由MP2和MP6两个P管作开关,有效的抑制了结点b电位受P管上拉作用的影响,使得结点b电位能够较稳定地被下拉至“0”。

3 仿真结果及分析

  本文所提电平位移电路的仿真结果是基于华虹NEC 0.35μm BCD工艺进行,实现从2.5 V转换为5 V工作电压的功能。本节分别从整体功能、电流功耗以及具体问题优化情况三方面进行分析。

  如图3所示为改进电平位移电路功能波形图。仿真结果表明,所提出的电平位移电路输入2.5 V,经过大约200 ps稳定地转换为5 V输出电压环境,正确实现电路功能。

  图4为电路功耗仿真结果,通过对IVDDL+IVDDH值进行对比间接反映常规电平位移电路与改进电平位移电路的功耗大小。从仿真结果来看,改进电路功耗明显减小,与常规电路相比,功耗下降约45%,改善结果显著。

  图5所示,为图1(c)常规电路和图2改进电路结点b在N管对该结点电位进行下拉时的电位变化仿真图。由图可知,常规电路结点b在电位被N管下拉时受到上拉管MP2未关断的影响,下拉有明显变缓的过程,波形下降沿出现“二段式”的曲线。而改进电路b结点的下拉过程则更加稳定,反映出改进电路中辅助模块有效地抑制了P管上拉能力强对结点b电位的影响,削弱了P管上拉能力,使得b点电位能被下拉N管稳定地放电至“0”。

4 结论

  本文提出一种改进的电平位移电路,通过调整反馈PMOS管的位置和添加辅助模块以改善电路功耗等问题。与常规电平位移电路相比,所提出的电路具有,输出电平稳定可靠等优点。

  参考文献:

  [1] K. Usami et al., “Automated low-power technique exploiting multiple supply voltages applied to a media processor,” IEEE J. Solid-State Circuits, vol. 33, no. 3, pp. 463–472, Mar. 1998.

  [2] A. Shapiro and E. G. Friedman, “Power efficient level shifter for 16 nm FinFET near threshold circuits,” IEEE Trans. Very Large Scale Integr. (VLSI) Syst., vol. 24, no. 2, pp. 774–778, Feb. 2016.

  [3] B.Razavi.Design of Analog CMOS Integrated Circuits.McCraw-Hill Companies Inc.Boston,MA,2001.

  [4] S. Lütkemeier and U. Ruckert, “A subthreshold to above-threshold level shifter comprising a Wilson current mirror,” IEEE Trans. Circuits Syst. II, Exp. Briefs, vol. 57, no. 9, pp. 721–724, Sep. 2010.

  [5] P. Corsonello, S. Perri, and F. Frustaci, “Exploring well configurations for voltage level converter design in 28 nm UTBB FDSOI technology,” in Proc. IEEE Int. Conf. Comput. Design (ICCD), Oct. 2015, pp. 499–504.

  本文来源于《电子产品世界》2018年第10期第43页,欢迎您写论文时引用,并注明出处。



评论

技术专区

关闭