基于EMP 7128的数字式相位测量仪

关键词：EMP 7128SLC84-15；CPLD；相位；频率

１ 器件简介

ＥＭＰ ７１２８ＳＬＣ８４－１５是Ａｌｔｅｒａ公司的ＭＡＸ７０００Ｓ系列ＣＰＬＤ，它采用ＣＭＯＳ工艺，并以第二代矩阵结构为基础，实际上也是一种基于Ｅ２ＰＲＯＭ的器件。ＥＭＰ ７１２８ＳＬＣ８４－１５有８４个引脚，其中５根用于ＩＳＰ（Ｉｎ Ｓｙｓｔｅｍ Ｐｒｏｇｒａｍｍａｂｌｅ）下载，可方便地对其进行在系统编程。此器件内集成了６０００门，其中典型可用门为２５００个，有１２８个逻辑单元，６０个可用Ｉ／Ｏ口，可单独配置为输入、输出及双向工作方式，２个全局时钟及一个全局使能端和一个全局清除端。ＥＭＰ ７１２８ＳＬＣ８４－１５支持多电压工作，其传输延时为７．５ｎｓ，最高工作频率高达１２５ＭＨｚ，并支持多种编程方式，同时可利用Ａｌｔｅｒａ公司的第三代开发软件Ｍａｘ＋ＰｌｕｓＩＩ方便地进行仿真、综合和下载。

２　系统工作原理

图１所示是一个数字式相位测量仪的系统工作示意图。图中，输入的比较信号ｂ与参照信号ａ，经参数相同的整形电路变换为正方波后，将两个方波进行异或（在ＣＰＬＤ中完成），同时与测得信号的频率ｆ（由ＣＰＬＤ设计一频率计完成）再异或，然后将得到的信号经２ｆ倍频，再将此信号作为闸门，并在其高电平时段利用高频时钟ｆｃ进行计数，最后在下降沿时将计数值读出并设为Ｎ，则相位为：

Ｐｈａｓｅ＝１８０ Ｎ／ｆｃ

该相位测量仪表系统除整形电路外，其余均可由ＣＰＬＤ完成。计数所使用的晶振频率为４ＭＨｚ时?此系统的分辨率为１８０／（４１０６）＝（４．５１０－５）。

３　基于ＣＰＬＤ的程序设计

设计系统软件时?运用ＶＨＤＬ语言，可将系统分为频率计、分频器、相位计数器３个子模块，现对其分别进行描述：

(１)频率计

ｌｉｂｒａｒｙ ｉｅｅｅ;

ｕｓｅ ｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_１１６４．ａｌｌ;

ｕｓｅ ｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_ｕｎｓｉｇｎｅｄ．ａｌｌ；

ｅｎｔｉｔｙ ｆｃｏｕｎｔｅｒ ｉｓ

ｐｏｒｔ(ｓｉｇ:ｉｎ ｓｔｄ_ｌｏｇｉｃ; －－输入信号

ｃｌｋ:ｉｎ ｓｔｄ_ｌｏｇｉｃ; －－０．５Ｈｚ的闸门信号，可由晶振分频得到

ｃｏｕｎｔｅｒ:ｏｕｔ ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１９ ｄｏｗｎｔｏ ０));?

－－计数输出

ｅｎｄ;

ａｒｃｈｉｔｅｃｔｕｒｅ ｄａｔａ ｏｆ ｆｃｏｕｎｔｅｒ ｉｓ

ｓｉｇｎａｌ ｔｅｍｐ:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１９ ｄｏｗｎｔｏ ０);

ｂｅｇｉｎ

Ｐ１:ｐｒｏｃｅｓｓ(ｓｉｇ)

ｂｅｇｉｎ

ｉｆ ｓｉｇ＇ｅｖｅｎｔ ａｎｄ ｓｉｇ＝‘１’ｔｈｅｎ

ｉｆ ｃｌｋ＝‘１’ ｔｈｅｎ

ｔｅｍｐ＜＝ｔｅｍｐ＋１; －－在闸门的高电平时段计数

ｅｌｓｅ

ｔｅｍｐ＜＝“００００００００００００００００００００”?　

－－在闸门的低电平时段清零

ｅｎｄ ｉｆ;

ｅｎｄ ｉｆ;

ｅｎｄ ｐｒｏｃｅｓｓ Ｐ１;

Ｐ２?ｐｒｏｃｅｓｓ(ｃｌｋ)

ｂｅｇｉｎ

ｉｆ ｃｌｋ′ｅｖｅｎｔ ａｎｄ ｃｌｋ＝′０′ ｔｈｅｎ

ｃｏｕｎｔｅｒ＜＝ｔｅｍｐ;在闸门的下降沿将数据读出

ｅｎｄ ｉｆ;

ｅｎｄ ｐｒｏｃｅｓｓ Ｐ２;

ｅｎｄ;

由于闸门采用的是０．５Ｈｚ的方波，因此?输出数值即为频率值。

(２) 分频模块

通过此模块可对频率计得到的频率进行分频，也可在异或后再分频得到频率为０．５Ｈｚ的矩形波。

ｌｉｂｒａｒｙ ｉｅｅｅ;

ｕｓｅ ｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_１１６４．ａｌｌ;

ｕｓｅ ｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_ｕｎｓｉｇｎｅｄ．ａｌｌ;

ｅｎｔｉｔｙ ｆｅｎ ｉｓ

ｐｏｒｔ(ｑｉｎ:ｉｎ ｓｔｄ_ｌｏｇｉｃ ｖｅｃｔｏｒ(１９ ｄｏｗｎｔｏ ０);－－连接频率计输出的频率值

ｑｏｕｔ:ｏｕｔ ｓｔｄ_ｌｏｇｉｃ);

ｅｎｄ;

ａｒｃｈｉｔｅｃｔｕｒｅ ｄａｔａ ｏｆ ｆｅｎ ｉｓ

ｓｉｇｎａｌ ｔｅｍｐ:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１９ ｄｏｗｎｔｏ ０);

ｓｉｇｎａｌ ａ:ｓｔｄ_ｌｏｇｉｃ;

ｂｅｇｉｎ

ｐｒｏｃｅｓｓ(ｔｅｍｐ)

ｂｅｇｉｎ

ｉｆ ｔｅｍｐ＜ｑｉｎ ｔｈｅｎ

ｔｅｍｐ＜＝ｔｅｍｐ＋１;

ｅｌｓｅ

ｔｅｍｐ＜＝“００００００００００００００００００００”;

ａ＜＝ｎｏｔ ａ;

ｅｎｄ ｉｆ;

ｑｏｕｔ＜＝ａ; 　－－进行２ｆ倍分频

ｅｎｄ ｐｒｏｃｅｓｓ;

ｅｎｄ;

３?相位测量

该模块将分频模块得到的信号作为闸门，然后利用外部晶振进行计数，其设计原理与频率计相同。由于相异或的一个周期对应输入的两路方波信号的半个周期（１８０），而且只能测量到最大１８０的相位差，因此?还须判断超前或滞后，才能测量出大于１８０的相位差，具体程序如下：

ｌｉｂｒａｒｙ ｉｅｅｅ;

ｕｓｅ ｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_１１６４．ａｌｌ;

ｅｎｔｉｔｙ ｐｒｅ_ｌａｇ ｉｓ

ｐｏｒｔ(ｓ１,ｓ２:ｉｎ ｓｔｄ_ ｏｇｉｃ;　 －－两输入信号

ｐｒｅ:ｏｕｔ ｓｔｄ_ｌｏｇｉｃ);　 －－判断结果输出

ｅｎｄ;

ａｒｃｈｉｔｅｃｔｕｒｅ ｄａｔａ ｏｆ ｐｒｅ_ｌａｇ ｉｓ

ｂｅｇｉｎ

ｌａｇ:ｐｒｏｃｅｓｓ(ｓ１)

ｂｅｇｉｎ

ｉｆ ｓ１′ｅｖｅｎｔ ａｎｄ ｓ１＝′１′ ｔｈｅｎ

ｉｆ ｓ２＝′０′ｔｈｅｎ

ｐｒｅ＜＝′１′;　－－若ｓ１超前ｓ２,输出为

′１′，否则输出′０′;

ｅｌｓｅ

ｐｒｅ＜＝′０′;

ｅｎｄ ｉｆ;

ｅｎｄ ｉｆ;

ｅｎｄ ｐｒｏｃｅｓｓ ｌａｇ;

ｅｎｄ;

(４) 模块的组合

图3

在Ｍａｘ＋ＰｌｕｓＩＩ中，采用原理图输入方式可将上述各模块组合成一个软件系统，然后将其综合下载到ＣＰＬＤ即可完成相位测量仪的设计，其具体设计图见图３所示。

图３中， Ａ、Ｂ为输入信号ａ、ｂ经过整形得到的方波信号。Ｆｃｏｕｎｔｅｒ为频率计模块，Ｆｅｎ为分频器，Ｐｈａｓｅｃｏｕｎｔｅｒ为相位测量计数器，Ｐｒｅ－ｌａｇ为超前滞后判断模块。

４　结束语

基于ＣＰＬＤ逻辑器件 ＥＭＰ７１２８ＳＬＣ８４－１５构成的相位测量系统具有测量频带宽、分辨率高、误差小、成本低、简单易行等优点，完全能够满足实际测量的要求。而且，由于完全采用的是ＣＰＬＤ设计，因此，该系统十分易于升级。