DDS信号源的FPGA实现

(2)离散量化相位序列产生正弦信号离散幅度序列 该过程是由式(8)的映射关系所构成的波形ROM寻址完成的,如图2所示。把量化的数字波形经模数转换，再通过低通滤波器LPF得到频率为fc的余弦信号。变量K称为相位增量(也叫频率控制字)。当K=1时，DDS输出最低频率(即频率分辨率)为fc/2N。因此，只要N足够大，DDS可以得到很细的频率间隔。要改变DDS的输出频率，只要改变频率控制字K即可。DDS的最大输出频率由Nyquist采样定理决定，即fc／2，也就是K的最大值为2N-1。

DDS可以很容易实现正弦信号和余弦信号正交两路输出，只需用相位累加器的输出同时驱动固化有正弦信号波形的ROM和余弦信号波形的ROM，并各自经数模转换器和低通滤波器输出即可。
2．2 DDS的基本结构
DDS包括数字和模拟两部分，其主要由相位累加器、ROM波形查询表、数模转换器和低通滤波器LPF构成。DDS的基本结构如图3所示，其中K为频率控制字、f为时钟频率，N为相位累加器的字长，D为ROM数据位数及D／A转换器的字长。相位累加器在时钟fc/2的控制下以步长K为累加，输出N位二进制码作为波形ROM的地址．对波形ROM寻址，波形ROM输出的幅值码S(n)经数模转换器转换成模拟信号后再经LPF输出。

3 应用设计
该系统设计是针对DDS的基本结构，以FPGA为核心，并与外围电路而实现的。
3．1 相位累加器
相位累加器由8位加法器与8位寄存器级联构成。累加器将加法器在上一个时钟作用后所产生的相位数据反馈到加法器的输入端；使加法器在下一个时钟作用下继续与频率控制字(K)相加，实现相位累加，当相位累加器累加结果等于或大于256时，则产生一次溢出，返回到初始状态，完成一个周期波形输出。该相位累加器采用VHDL语言设计实现。
3．2 波形存储器
以相位累加器输出数据作为波形存储器的取样地址。进行波形的相位一幅码转换，即可在给定的时间上确定输出的波形的抽样幅码。Ⅳ位的寻址RAM相当于把0°～360°的正弦信号离散成具有2个样值的序列，若波形存储器有D位数据位，则各样值的幅码以D位二进制数值保存在该模拟ROM(FlexlOKl0的RAM)中，按照不同地址输出相应相位的正弦信号的幅码数值。
DDS中的波形存储器模块用Ahera的F3exl OK系列中的RAM实现，选用Flexl0K10，Flexl0K10中共有3块RAM，每块大小为2 K位，可构成2 048x1，1 024×2，512x4，256x84种类型。该设计取N=8，D=8，波形数据运用高级语言C编制，相应数据保存于FPGA的RAM中。
3．3 D／A转换电路的实现
D／A转换器的作用是把已合成的正弦波的数字量转换成模拟量。正弦幅度量化序列经D／A转换后变成包络为正弦波的阶梯波s(t)。
该单元选用数模转换器DAC0832，使其工作于双缓冲器方式，并强制片选信号(Cs)、写信号1(R1)、写信号2(R2)、数据传送信号(XFER)为低电平，将F：PGA输出的数据转换成相应模拟量。