基于HyperLynx的FPGA系统信号完整性仿真分析
4．2．1 时钟信号的端接
时钟信号网络标号为CLKIN，端接电阻阻值是51 Ω，SI仿真的结果如图7所示，可见BoardSim仿真与在LineSim中的仿真相差无几，满足SI要求。本文引用地址：http://www.eepw.com.cn/article/191200.htm
4．2．2 数据线的端接
虽然用蛇行线可以解决信号的时序问题，但要注意的是蛇形线对信号完整性有一定影响。蛇行线的间距越小、耦合长度越长，则信号的串扰也越大，因此设计时需要注意这一点。表1是EP2C8与TMS320F2812之间的D0～D15这16根数据线长度，最短的网络是D14只有2．661inch，最长的是D7有2．856 inch，长度变化控制在(2．76±0．1)inch之内。SI仿真结果见表2。
表2为BoardSim对数据线SI批量仿真结果。从中发现16根数据线的上升和下降沿的具体时延基本相当，说明通过正确端接和等长线保证了信号接收端的质量和时延等要求。接着对这几根数据线进行批量的EMC仿真，仿真设定的标准是FCC和CISPR，结果为Net's EMCis within selected limits，可知系统满足EMC要求。
5 结语
本文利用HyperLyn软件和元器件的IBIS模型对TMS320F2812和EP2C8系统进行了信号完整性仿真分析。通过分析可知，合适的端接电阻可以大大减小信号在导线上的反射和串扰。采用蛇形线的走线方案解决了高速数据线的时延问题，走线长度匹配后的数据线在上升／下降沿的具体时间基本相当，满足SI要求。
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