基于Wishbone和端点IP的PCIE接口设计
Wishbone数据传输的握手机制如图3所示。准备传输数据时，Master设置STB_O输出信号为有效(Wishbone设置高电平为有效电平)，表示开始对Slave进行访问；当接收完数据，Master的ACK_I信号接收到Slave发出的完成信号，然后Master取消STB_O信号。Slave可以置RTY_O为高，表示Slave现在忙，以后再试；还可以置ERR_O为高，表示出错。在Master和Slave传输数据期间，两端都可以控制数据的传输速度。本文引用地址：http://www.eepw.com.cn/article/190176.htm
1．2 Xilinx集成硬核端点IP结构
Xilinx的端点IP符合PCIe协议V1．1，集成了PCI Express协议中的物理层(PHY)、数据链接层(DLL)和传输层(TLL)，其结构框图如图4所示，包含有以下几个接口：时钟及复位接口；事务层接口；管理接口；缓存接口；收发器接口；配置和状态接口。
事务层接口，与用户应用设计连接。在本次设计中连接到Wishbone从接口。
时钟及复位接口，包含DCM所需的反馈时钟。在本次设计中系统参考时钟为100 MHz，用户时钟为62．5MHz。
收发器接口，与GTP相连。包含多条发送和接收链路，每条链路包含一对发送和一对接收信号，发送和接收信号都是差分信号，本文采用X1。
缓存接口，与事务层和数据链路层相连。用来实现数据传输的缓冲。这三个缓存器已在CORE Generator中进行了例化和配置。Block RAM数据通路为64位宽。三个Block RAM接口均与端点模块的其余部分同步运行。每个接口都具备单独的读写地址、数据和控制信号。
管理接口，用于访问端点模块中的各种寄存器和信号，包括PCI Express配置空间、各种控制和状态寄存器。管理接口还包含用于统计数据和监测的输出信号以及一个读取流量控制信用输出的接口。
配置及状态接口包含控制和状态、错误、后端接口配置以及中断端口。
收发器接口、存储器接口以及时钟和复位接口在CORE Generator封装中自动连接。这些接口在封装之外均不可见。
1．3 TLP包结构
PCI Express协议是基于TLP包传输的，在PCIExpress设备之间传输的TLP结构如图5所示。数据发送时，来自软件层／核心设备的核心信息包括头以及数据部分(某些TLP不包含数据)，经事务层添加摘要部分，发往数据链路层后附加序列号及LCRC，最后在物理层添加帧开始及结束标志后发送；数据接收时，逐层去掉附加部分，最后将头及数据部分送至软件层／核心设备。
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