使用 PlanAhead Design 工具提高设计性能

可视化确定性能瓶颈

PlanAhead 环境通过显示 I/O 互连和物理块(或 “Pblock”)网束 (net bundle)，提供了洞察设计数据流的能力。您可以根据信号数量控制网束的颜色和线厚。这使您能容易地在贯穿设计的整个数据流中确定具有大量连接的 Pblock。然后您可以采取校正措施，避开布线拥塞故障点，并将具有大量连接的 Pblock 相近放置或将它们合并。

您还可显示时钟区，并在布局规划时使用它来优化各个时钟或最大程度地降低器件中的功耗。通过将时钟隔离到专门的时钟区，它们可以运行得更快，并消除了为其它时钟区供电的需要。

您可以在设计过程中的各个阶段使用 PlanAhead 设计工具的分析和探测环境。最初，您可以在实现之前分析设计。PlanAhead 软件提供了一个静态时序引擎 TimeAhead，用于研究设计在时序方面的可行性。您还可以通过调整纯逻辑延迟，在不进行互连的情况下，使用估计的布线延迟执行分析。这可以让您看清楚设计中存在多大的时序容差。

然后您可以在 PlanAhead 环境中编辑和精调时序约束。这些相同的分析结果可以帮助确定哪些逻辑应组合在一起并进行布局规划。针对布局规划，您可对路径进行逻辑排序、组合和选择，还可以使用同一 TimeAhead 环境处理从 TRCE 导入的时序结果，TRCE 是赛灵思 ISE™ 软件中的时序评估工具。

您可以查看和修改为设计指定的时序约束。您可以在编辑器中将所有 ISE 时序约束定义为新约束。这可以使约束指定变得更容易，因为您不必再记住专门的约束格式了。您可以在运行任何 ISE 实现工具之前，将其与 TimeAhead 一起使用以验证和优化约束集。

PlanAhead 设计工具提供了可视辅助，以帮助您理解物理实现结果。设计规则检查 (DRC) 功能可帮助您及早捕获错误。它还会对未正确利用某些器件资源(如 Virtex™-4 FPGA 中的 XtremeDSP™ 切片或 RAM)的设计进行标记。

通过将问题区域可视化，您可以在 RTL 侧或物理实现侧快速解决问题，而不必继续重复进行 RTL 与综合。您可以对各个逻辑模块进行选择性地高亮显示，以更好地了解它们放置的位置，以及创建在逻辑最集中区域的Pblock。您可以高亮显示故障时序路径，以可视化和了解您的设计中发生了什么物理问题。 PlanAhead 软件包含了量度图 (metric map)，以快速确定设计的故障区域(图 2)。这些可能与时序或利用率有关。这对您在试图确定设计中要关注的区域以实现逻辑压缩或时序连接性时会很有用。

图 2：量度图提供了设计中各种潜在问题区域的热量度显示。当前量度包括 Pblock 和布局后设计级的利用率和时序检查。

PlanAhead 设计工具允许您研究设计中的连接性。您在设计中选择一个特定的网络、Pblock 或实例后，可以通过单击鼠标高亮显示所有连接到选定元素的网络。

在选择一个实例或 Pblock 后，所有连接到该元素的网络都将被高亮显示。这一过程可以继续，以选择和扩展逻辑锥形。运行“显示连接性”将高亮显示连接到选定实例的下一级网络。这是一种选择从某个特定实例或 I/O 端口开始的逻辑锥区的简易方法，从而可真正实现对设计层次优势的利用。

... 然后解决性能问题

整个想法是要提供一个综合环境，以分析时序问题并轻松约束该逻辑以避免或纠正该问题。您可以使用来自 TimeAhead 或 TRCE 的时序结

果进行布局规划，通过帮助确定哪些逻辑应组合在一起并进行布局规划来进行更好的性能设计。

关键路径通常穿越逻辑层次。PlanAhead 软件支持独立于逻辑层次的物理层次，从而使您可将设计中任意位置的逻辑组合在一起并有效地进行布局规划。

PlanAhead 软件还提供了资源利用估算功能，以帮助确定 Pblock 的尺寸和形状。同样这些统计资料还可报告时钟信息、供应链和 PRM 适应尺寸以及各种其它有用信息。

PlanAhead 设计工具提供了自动布局能力，如基于逻辑层次的自动分区和自动 Pblock 尺寸确定与放置。由于使用单个 Pblock 矩形来包含所需的器件资源通常很困难，因此可以使用多个矩形创建非矩形-线性形状。PlanAhead 软件还允许您在 Pblock 内创建 Pblock，或创建“子”Pblock，以帮助更好地维护设计层次。

器件容量可通过压缩 Pblock 的逻辑进行提高。您可以使用以下两种方法中的一种来实现。一种方法是使用称为 COMPRESSION 的赛灵思 AREA_GROUP 属性。AREA_GROUP 是一种设计实现约束，支持将设计分成用于映射、打包、布局和布线的物理区域。使用 COMPRESSION 属性将导致 ISE Mapper 将无关的逻辑打包成未使用的 CLB 站。使用它时请小心，因为它会对时序产生副作用。

改善性能的最佳策略是压缩非时序关键型逻辑，从而在器件中腾出更多空间用于时序关键型逻辑。第二种选项是使用 PlanAhead 功能对在 Pblock 上独立运行 PAR。 您可以持续缩减 Pblock 尺寸，直到 PAR 失败。这将尽可能紧地压缩和打包块内逻辑，以腾出器件空间。