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使用 PlanAhead Design 工具提高设计性能

作者:时间:2012-11-01来源:网络收藏

一个 Virtex-4 布局规划示例

设计工具可允许您轻松地导入布局和时序结果。通过该信息,您可以查看和排序时序报告中的关键路径,并使用原理图或器件视图对路径进行可视化显示。一旦确定故障路径,您可以高亮显示布局规划中的所有路径实例,以确定原理图视图中的所有路径实例。

图 3 显示了一个针对 Virtex-4 FX140 器件的设计的布局规划。在显示中,我们高亮显示了一条特定路径上未能满足时序要求的触发器。由于它们在器件中分布太广,设计实现产生了无法接受的长延迟。由于在 Virtex-4 FPGA 中存在大量的时序域,因此这是一种普遍情况。

初始 Virtex-4 FPGA 布局规划,高亮显示开始未满足时序的路径

图 3:初始 Virtex-4 FPGA 布局规划,高亮显示开始未满足时序的路径

通过选择这些触发器中的每个触发器,并将它们限制到单个 Pblock 中,您可以调节和优化该 Pblock的尺寸和位置,从而缩短关键路径的延迟,如图 4 所示。必要时,您甚至可以创建嵌套 Pblock,从而创建一种子/主层次来进一步约束子模块,以获得额外的性能提升。根据捕获逻辑的资源需求,您可以将关键逻辑锁定位置,以实现对必要资源的最佳访问。

在对与该路径相关的所有基元进行约束后,您可以对 Pblock 进行优化,以使该路径达到所需的时序要求。

图 4:在对与该路径相关的所有基元进行约束后,您可以对 Pblock 进行优化,以使该路径达到所需的时序要求。

结论

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