基于DMA的并行数字信号高速采集系统
此类检测口信号采集中多通路、高采样率的特性要求瞬时大量数据的高速缓存实现方法。文献[3]以硬盘为存储介质，采用DMA技术实现了接近6 MB/s的存储速率。文献[4]，文献[5]，基于SoPC技术采用SDRAM作为存储介质，相对硬盘存储速度有了很大的提高。但是当通道数超过SDRAM数据位数时，SoPC的处理速度就会影响数据的存储速度，适用于多通路同步采集。本文采用读写速度最高的SRAM作为存储介质，并利用虚拟多个DMA通道的技术极大地提高了数据存储速度，实现多路并行数字信号的高速同步采集。
1 系统整体设计
采集系统采用了嵌入式技术达到便携性的目的，由FPGA子系统和ARM子系统两部分组成，如图1所示。
FPGA子系统接收ARM子系统的指令，完成数据的采集、缓存和发送功能。数字信号缓冲电路用于数字信号的电平转换和驱动。输入数字信号可能是TTL或CMOS电平，采用缓冲电路一方面减小对原电路的影响，另一方面将电平转换为FPGA输入所需的CMOS电平。FPGA子系统以Altera公司的EP1C12Q240C6芯片为核心，EP1C12Q240C6拥有12 060个逻辑单元以及173个用户可使用IO，能充分满足开发及调试中的要求。FPGA搭配SRAM采用DMA的方式实现数据的高速缓存，选用SRAM容量为1 MB，访问时间为10 ns，利用SRAM访问速度快的特点，可达到200 MB/s的数据访问速率。同时，FPGA还实现了与ARM的通信接口，完成缓存数据的打包发送功能。
ARM子系统实现数据的存储和人机交互界面。采集到的数据可以通过ARM子系统以类似于逻辑分析仪的方式图形化地呈现给用户，方便用户管理数据采集过程。
2 DMA高速数据缓存
由于ARM系统通信速度的限制，要想避免数据的溢出，采集的数据需要先缓存到FPGA子系统的SRAM中。对于62路并行数据信号进行同步采集，采集频率为5 MHz时，数据量达310 Mb/s，因而选用了DMA的方式来高速地缓存采集数据。基于FPGA系统，数字信号首先在采样时刻被存放到FPGA的寄存器中，并在2个连续采样时刻之间的采样间隔内将FPGA寄存器中的数据通过多个虚拟的DMA通道存储到SRAM中。DMA高速数据缓存结构如图2所示。
采集系统选用了1片16 bit的SRAM，62路数字信号需要分为4组缓存入SRAM中，因而构建了4个DMA通道分时与SRAM连接。由于SRAM的访问时钟是FPGA系统中的最高时钟，所以SRAM的访问时钟选用了系统时钟。SRAM的访问时间为10 ns，系统时钟必须低于100 MHz，才能保证每次能将数据完整正确地写入SRAM中。本FPGA系统选用了50 MHz的系统时钟，这样采样时钟频率最高为5 MHz，一个采样周期内的数据有10个系统时钟周期的时间来处理。在FPGA系统的控制下，一个采样周期内的10个系统时钟有1个用于等待数据写入FPGA寄存器，4个用于向SRAM写入数据。数字信号并行采集的数据缓存时序如图3所示。
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