现代DAC和DAC缓冲器有助于提升系统性能、简化设计

电压开关式16位DAC提供低噪声、快速建立时间和更出色的线性度
作者：Padraic O’Reilly

基于突破性10位CMOSAD7520——推出已近40年——的电阻梯乘法DAC最初用于反相运算放大器,而放大器的求和点 (I_OUTA) 则提供了方便的虚拟地（图1）.

图1. CMOS乘法DAC架构

然而,在某些限制条件下,它们也可用于提供同相电压输出的电压开关配置 其中,运算放大器用作电压缓冲器（图2）.此处,基准电压V_IN施加于_OUT,输出电压V_OUT,则由V_REF提供.后来不久即出现了针对这种用途而优化的12位版本.

图2. 电压开关模式下的乘法DAC

快速推进到现在: 随着单电源系统的不断普及,设计师面对一个挑战,即在维持高电压下的性能水平的同时控制功耗.对能用于这种模式的更高分辨率（最高16位）的器件的需求也日益增加.

在电压开关模式下使用乘法DAC的显著优势是不会发生信号反相,因此,正基准电压会导致正输出电压.但当用于该模式时,R-2R梯形架构也存在一个缺陷.相对于同一DAC用于电流导引模式的情况,与R-2R梯形电阻串联的N沟道开关的非线性电阻将导致积分线性度(INL)下降.

为了克服乘法DAC的不足并同时保持电压开关的优势,人们开发出了新型的高分辨率DAC,比如AD5541A,（如图3所示）.AD5541A采用一个部分分段的R-2R梯形网络和互补开关,在16位分辨率下可实现±1-LSB精度,在−40°C至+125°C的整个额定温度范围内均无需调整,其噪声值为11.8 nV/√Hz,建立时间为1µs.

图3. AD5541A架构

性能特点
建立时间: 图4和图5比较了乘法DAC在电压模式下的建立时间以及AD5541A的建立时间.当输出上的容性负载最小时,AD5541A的建立时间约为1µs.

图4. 乘法DAC的建立时间

图5. AD5541A的建立时间

噪声频谱密度: 表1比较了AD5541A和乘法DAC的噪声频谱密度.AD5541A在10kHz下的性能略占优势,在1 kHz下优势非常明显.

积分非线性: 积分非线性(INL)衡量DAC的理想输出与排除增益和失调误差之后的实际输出之间的最大偏差.与R-2R网络串联的开关可能会影响INL.乘法DAC一般采用NMOS开关.当用于电压开关模式时,NMOS开关的源极连接至基准电压,漏极连接至梯形电阻,栅极由内部逻辑驱动（图6）.

图6. 乘法DAC开关

要使电流在NMOS器件中流动, V_GS必须大于阈值电压, V_T.在电压开关模式下, V_GS = V_LOGIC – V_IN必须大于V_T = 0.7 V.

乘法DAC的R-2R梯形电阻设计用于将电流平均分配至各个引脚.这就要求总接地电阻（从各引脚顶部看）完全相同.这可以通过调节开关来实现,其中,各个开关的大小与其导通电阻成比例.如果一个引脚的电阻发生变化,则流过该引脚的电流将发生变化,结果导致线性度误差.V_IN不能大到会使开关关闭的程度,但必须足以使开关电阻保持低位,因为V_IN的变化会影响V_GS 从而导致导通电阻发生非线性变化,如下所示：

导通电阻的这种变化会使电流失衡,并使线性度下降.因此,乘法DAC上的电源电压不能减少太多.相反,基准电压超过AGND的值不得高于1V,以维持线性度.对于5V电源,当从1.25V基准电压变化至2.5V基准电压时,线性度将开始下降,如图7和图8所示.当电源电压降至3V时,线性度将完全崩溃,如图9所示.

图7. INL of I_OUT 乘法DAC在反相模式下的INL,( V_DD = 5 V, V_REF = 1.25 V)

图8. INL of I_OUT乘法DAC在反相模式下的INL(V_DD = 5 V, V_REF = 2.5 V)

图9. 乘法DAC在反相模式下的INL( V_DD = 3 V, V_REF = 2.5 V)