解析ADC不同类型数字输出及挑战 ― 全方位学习模数

ADC不同类型数字输出深解

在当今的模数转换器(ADC)领域，ADC制造商主要采用三类数字输出。这三种输出分别是：互补金属氧化物半导体(CMOS)、低压差分信号(LVDS)和电流模式逻辑(CML)。每类输出均基于采样速率、分辨率、输出数据速率和功耗要求，根据其工作方式和在ADC设计中的典型应用方式进行了论述。本文将讨论如何实现这些接口，以及各类输出的实际应用，并探讨选择和使用不同输出时需要注意的事项。此外还会给出关于如何处理这些输出的一般指南，并讨论各类输出的优劣。

基本知识

使用数字接口时，无论何种数字输出，都有一些相同的规则和事项需要考虑。首先，为实现最佳端接，接收器(FPGA或ASIC)端最好使用真正的电阻终端。接收器端的反射可能会破坏系统的时序预算。使用CMOS和LVDS输出时，如果系统中有多个ADC，不要使用来自某个ADC的DCO(数据时钟输出)，否则可能导致时序错误以及接收器不适当地捕捉数据。在两个ADC之间需要保持精确时序的I/Q系统中，这点尤其要注意。即使两个ADC位于同一封装中，也需要针对各ADC使用适当的DCO输出，从而保持精确的时序关系。另一个需要注意的重要参数是数据格式。必须确保ADC和接收器采用同一数据格式(二进制补码或偏移二进制)。此外，数据转换速度也很重要。随着数据速率提高，接收器能够正确捕捉数据的距离减小，原因是互连和电缆带宽限制，以及由此引起的符码间干扰等问题。这些只是为什么必须将互连视作传输线路的其中几个原因。以这种方式处理互连并了解传输线路的特性很重要。当数据速率提高时，以这种方式了解互连变得更加重要。必须确保导线尺寸正确，并且信号层与返回层之间的间距适当。此外还必须选择具有稳定介电特性的电路板材料，使得走线特性在整个互连长度上的波动尽可能小。理想情况下，传输线路可以传播到无穷远处，但在实际应用中，这显然是不可能的。集肤效应、电介质损耗和辐射损耗等因素全都会影响传输线路参数，降低信号质量。因此，必须以正确的物理参数适当设计传输线路，并且确保发送器与接收器的阻抗匹配。这样做能够节省电能，并将最高质量的信号传输给接收器。

关于CMOS，我们所需要了解的

使用CMOS输出时，有多个方面需要考虑。首先考虑逻辑电平的典型开关速度(约1V/ns)、输出负载(每个门约10pF)和充电电流(每路输出约10mA)。应当采用尽可能小的容性负载，使充电电流最小。这可以利用尽可能短的走线仅驱动一个门来实现，最好没有任何过孔。此外还可以利用阻尼电阻来尽量降低充电电流。之所以必须将这些电流降至最小，是因为它们会迅速叠加。例如，一个四通道14位ADC的瞬态电流可能高达14 x 4 x 10 mA = 560 mA!串联阻尼电阻有助于抑制如此大的瞬态电流，降低输出瞬态效应产生的噪声，从而防止输出在ADC中造成额外的噪声和失真。

图1. 带阻尼电阻的CMOS输出驱动器。

阻尼电阻和容性负载的时间常数应小于输出数据速率周期的大约10%。例如，如果使用采样速率为80 MSPS的ADC，各CMOS输出端的容性负载为10 pF，则时间常数应为12.5 ns的大约10%，即1.25 ns。因此，阻尼电阻R可以设置为100Ω，这个阻值很容易获得，并且满足时间常数条件。选择更大的R值可能会降低输出数据建立时间性能，并干扰接收器端正常的数据捕捉。ADC CMOS输出端的容性负载只能是单门负载，无论如何都不应直接连接到高噪声数据总线。要连接到数据总线，应使用一个中间缓冲寄存器，从而将ADC CMOS输出端的负载降至最低。随着CMOS输出的数据速率提高，瞬态电流也会增大，导致更高的功耗。CML的优点是：因为数据的串行化，所以对于给定的分辨率，它需要的输出对数少于LVDS和CMOS驱动器。JESD204B接口规范所说明的CML驱动器还有一个额外的优势，因为当采样速率提高并提升输出线路速率时，该规范要求降低峰峰值电压水平。

ADC设计挑战：从高性能转向低功耗

新的应用需求不断推动模拟技术的发展：性能越来越高，集成度不断提高。ADC产品作为模拟IC的重要成员，在符合上述发展的趋势下，还存在自身的特点。

当使用“巧克力”手机时，不用按键只用轻触那泛着深红色光的区域，你是否知道电容感应技术改变了你的体验;当看到那小小的骑车机器人“村田顽童”可以前进、倒退、爬坡并且停而不倒时，你是否知道其中使用了多种传感器以检测各个方向的倾斜角度和探测道路状况;当你惊叹残疾人可以自如地控制假肢完成复杂动作时，你是否知道与假肢相连的探测器可以检测人体肌肉的最细微运动从而实现对假肢的控制;也许你并没有留意到用手机通话时显示屏会自动关闭以便降低功耗，这是手机检测到显示屏被物体(例如耳朵)遮住时的操作……所有这些都表明：用户体验推动半导体和技术创新的进步，并在同时对模拟IC的性能提出更高要求。

同时，电子器件的集成度越来越高，例如AD9271在单一芯片上集成了一个完整的8通道超声接收器，其中的一个通道就包含低噪声放大器(LNA)、可变增益放大器(VGA)、抗混叠滤波器(AAF)和12位 ADC。虽然集成是大趋势，但是还需要考虑成本，客户需要，技术要求，工艺发展等诸多因素。ADI大中国区资深业务经理周文胜说，“当性能指标要求特别高时，采用集成的方案并不明智;市场上需要什么样的芯片，芯片供应商就应该为实现这个系统去做一些相应的设计，ADI的‘智能分割’概念就是强调哪些功能模块应该集成，哪些功能模块要分开放，最终使设计达到最符合客户的要求，也符合技术要求。把所有的芯片集成在一起，当工艺都一样时，整体BOM可以降低;但当各芯片工艺不一样时，如果硬要把它们集成在一起可能会造成整个BOM上升。”

模数转换器(ADC)作为模拟IC的一种，也同样顺应上述模拟IC的发展趋势，但是它还遵循自身发展的规律。从最初的11位分辨率、50 kSps采样速率和500 W功耗的SAR型ADC到现在的16位分辨率、1MSps采样速率并且仅7 mW功耗的ADC AD7980， ADC的性能已经取得了巨大进步。现有ADC存在7种结构：falsh, half-flash, folding, SAR, pipelined, sigma-delta和未知结构。其中piplined和未知结构具有最佳的整体性能，所以它们非常适合例如无线收发器应用和军用等高性能要求的应用;SAR ADC具有最宽的采样速率，虽然它不是最快的，但由于低成本和低功耗使其很受欢迎。Sigma-delta ADC具有最高的分辨率，但是采样速度较低，从kSps到MSps;而flash ADC由于其并行结构具有最高采样速率可达GSps，但是由于非线性使其分辨率限制在8位以内。

在进行ADC性能比较时通常使用品质因数：P=2B×fs和F=(2B×fs)/Pdiss，其中B是SNR比特数，fs是采样速率;Pdiss是功耗。文献1认为，在开发高功率效率的ADC设计上取得了显著进步，但是，ADC的分辨率和速度的乘积P在1993年~1999年的6年中几乎没有进步。文献[2]针对4家主要IC制造商(ADI, Maxim, NS和TI)的ADC产品的3个通用性能指标(采样速率、分辨率和功耗)分析后认为：上述P并不是恒定的，而是在低采样速率下部分P有一些改善;在高采样速率下部分P有一定降低(见图1)。

Sigma-delta和flash转换器是上述7中结构中仅有的F随时间降低的两种结构。这两种ADC针对特定要求，只有较窄的应用范围，它们都需要牺牲更多的功耗用于实现更高性能，这导致了F的降低。余下的SAR, pipelined等5种结构满足速度和分辨率的中等应用要求，因而能获得更高的F。二十多年来，ADC技术的发展一直被新应用推动，从而促进P的增加。虽然UWB，OFDM和雷达系统等应用推动ADC性能极限发展，ADC设计的主要挑战已经从性能扩展转向降低功耗，这一挑战在移动通信和SDR应用中尤为突出。