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一种1.9V供电、8位3.0GSPS A/D转换器设计

作者:杨松 王宗民 张铁良 蔡伟 何斌时间:2013-11-07来源:电子产品世界

  引言

本文引用地址:http://www.eepw.com.cn/article/185193.htm

  随着计算机技术、多媒体技术、信号处理技术、微电子技术的不断发展,模数(A/D)转换器的应用已经逐渐渗透到生活中的各个领域。在许多现代先进电子系统的前端和后端都要用到GHz以上高性能,以改善数字处理系统的速度和性能,特别是诸如高端、数字机顶盒、激光多普勒测速、医疗成像系统以及包括无线电话和基站接收机在内的现代数字通信系统应用对高速、高性能的需求不断增加。这些应用对数据采集系统中的模拟输入带宽、采样速率、信噪比等技术指标都提出了越来越高的要求,超高速已经成为当前国内外研究的热点。

  转换器结构及电路设计

  在超高速A/D转换器的设计中,一般多采用全并行flash结构、折叠内插式和时间交织等结构。全并行flash结构的优点是只需单相时钟、结构设计简单以及高频性能好;缺点是所需的数目与分辨率成指数关系,因此它消耗的功耗、占有的芯片面积和输入电容也与分辨率成指数关系,因此全并行结构多适用于分辨率在8位以下的超高速A/D转换器设计。

  本文设计的8位精度、超高速A/D转换器采用了新颖的时间交织工作模式折叠内插式电路架构,其优点是在兼顾面积和功耗的同时,可实现GHz以上的超高转换速率。转换器整体电路结构如图1所示,四路8位精度、采样率为750MHz的子模数转换电路按照90°的时钟相移差循环交织工作,可以实现3.0GHz的转换速率。

  折叠内插

  折叠内插模块是8位3.0GSPS A/D转换器的核心电路,本文设计的两级级联折叠内插内部包括了3×3倍折叠电路和3×4倍插值电路以及高速电路等。折叠技术通过对输入信号的折叠,降低的数目,在本设计中,采用3×3倍级联折叠电路使比较器数目由约256个降低到约32个,大大节约了芯片面积和电路功耗。采用3×3倍级联折叠,而不是一次9倍折叠有利于降低节点的寄生电容,保证电路的高带宽。内插技术降低预放大器及折叠电路的模块数,有利于降低量化电路的输入电容,本文设计的转换器采用3×4倍的高插值率使输入电容降低为约1pF,有利于采/保电路的设计,提高电路工作速度。3×4级联插值分散了节点的寄生电容,保证了电路的高速度。预放大电路和折叠电路,共同组成了3级放大电路,放大了差分输入信号,有利于降低比较器失调的影响,提高比较器的量化精度。

  超高速采样/保持电路

  对于8位精度的超高速A/D转换器而言,输入信号经采样保持电路之后,可以变成一个准直流的信号,对于带宽和动态建立精度的要求降低,有利于提高A/D转换器的速度和精度。同时对折叠插值式ADC来说,信号将会通过粗通道和细通道,两个通道对于信号进行并行处理,如不经过采样保持电路,那么两个通道之间的时序差别在输出端将会产生极大的“毛刺”效应。在信号输入端经过采样保持电路后,可以实现两个通道的预同步,从而使双通道在时序方面保持同步,精度提高。

  本文设计了一款新型开环全差分主从式超高速采样/保持电路结构,如图2所示。电路采用全差分结构有利于抵消电路的偶次谐波失真和直流失调;主从式结构通过隔离运放中较大输入电容的影响,扩展了采样电路的带宽,有利于提高主采样电路的速度及精度。另外,在采样保持电路前端采用内部输入驱动电路,有利于输入信号同步和隔离输入信号噪声。输入驱动电容采用NMOS管,输出驱动电路采用PMOS管,输入信号经历两次电平移位后相同,有利于后级电路的接收。四路工作在750MHz采样率的子采样/保持电路模块按0°,90°,180°,270°相移时钟先后对输入信号进行依次采样、保持,并循环交替工作,共同实现3.0GHz的信号采样率。

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