基于锁相环的频率合成电路设计

1 锁相环及频率合成器的原理
1．1 锁相环原理
PLL是一种反馈控制电路，其特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因PLL可以实现输出信号频率对输入信号频率的自动跟踪，所以PLL通常用于闭环跟踪电路。PLL在工作的过程中，当输出信号的频率与输入信号的频率相同时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是PLL名称的由来。PLL通常由鉴相器(PD)、环路滤波器(LF)和压控振荡器(VCO)三部分组成，PLL组成的原理框图如图1所示。

PLL中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD(t)电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压uC(t)，对振荡器输出信号的频率实施控制。鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图2所示。

鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为：

式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。则模拟乘法器的输出电压uD为：

用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压uC(t)。即uC(t)为：

式中的ωi为输入信号的瞬时振荡角频率，θ i(t)和θ 0(t)分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为：

即：

则瞬时相位差θd为：
对两边求微分，可得频差的关系式为

上式等于零，说明PLL进入相位锁定状态，此时输出和输入信号的频率和相位保持恒定不变的状态，uc(t)为恒定值。当上式不等于零时，说明PLL的相位还未锁定，输入信号和输出信号的频率不等，uc(t)随时间而变。因压控振荡器的压控特性如图3所示，

该特性说明压控振荡器的振荡频率ωu以ω0为中心，随输入信号电压uc(t)的变化而变化。该特性的表达式为
上式说明，当uc(t)随时间而变时，压控振荡器的振荡频率ωu也随时间而变，Pll进入频率牵引，自动跟踪捕捉输入信号的频率，使PLL进入锁定状态，并保持ω0=ω。
1．2 频率合成器原理
如图4所示，PLL频率合成器是由参考频率源、参考分频器、相位比较器、环路滤波器、压控振荡器、可变分频器构成。参考分频器对参考频率源进行分频，输出信号作为相位比较器参考信号。可变分频器对压控振荡器的输出信号进行分频，分频之后返回到相位比较器输入端与参考信号进行比较。当环路处于锁定时，有f1=f2，因为f1=fr／M，f2=f0/N，所以有f0=Nfr/M。只要改变可变分频器的分频系数N，就可以输出不同频率的信号。

2 集成锁相环CD4046电路介绍
CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽(为3V~8V)，输入阻抗高(约100M Ω)，动态功耗小，在中心频率f0为10kHz下，功耗仅为600μW，属微功耗器件。在电源电压VDD=15V时最高频率可达1．2MHz，常用在中、低频段。CD4046内部集成了相位比较器1、相位比较器2、压控振荡器以及线性放大器、源跟随器、整形电路等。各引脚功能如下：
1脚是相位输出端，环路人锁时为高电平，环路失锁时为低电平。2脚是相位比较器I的输出端。3脚是比较信号输入端。4脚是压控振荡器输出端。5脚是禁止端，高电平时禁止，低电平时允许压控振荡器工作。6、7脚是外接振荡电容端。8、16脚是电源的负端和正端。9脚是压控振荡器的控制端。10脚是解调输出端，用于FM解调。11、12脚是外接振荡电阻。13脚是相位比较器2的输出端。14脚是信号输入端。15脚是内部独立的齐纳稳压管负极。图5是CD4046内部结构图，图6是外围电路连线图。