新型高可靠性低功耗6管SRAM单元设计

摘要：提出一种新型的6管SRAM单元结构，该结构采用读／写分开技术，从而很大程度上解决了噪声容限的问题，并且该结构在数据保持状态下，采用漏电流以及正反馈保持数据，从而不需要数据的刷新来维持数据。仿真显示了正确的读／写功能，并且读／写速度和普通6管基本相同，但是比普通6管SRAM单元的读／写功耗下降了39％。
关键词：静态噪声容限；漏电流；低功耗；可靠性

0 引言
近40年的CMOS器件不断缩小，以求达到更高的速度，更高性能和更低功耗。静态随机存取存储器(SRAM)凭着其高速和易用性的优势，已被广泛应用于系统级芯片(SoC)。据国际半导体技术蓝图(ITRS)的预测，到2013年内存将占到SoC面积的90％，这将导致了芯片的性能越来越取决于SRAM的性能。但是，随着CMOS技术的进一步发展，由此需要降低电源电压和阈值电压，而这一系列举措势必会降低SRAM单元的稳定性。另外，在深亚微米情况下，工艺环境以及随之带来的参数变化也会大大影响SRAM单元的稳定性。
在传统6T-SRAM结构里，数据存储节点通过存取管直接连接到位线上。这样在读过程中，由于存取管和下拉管之间的分压作用会使存储节点数据受到干扰，另外由于这种直接读／写机制会使存储节点很容易受到外部噪声的影响从而可能导致逻辑错误。
除了数据的稳定性问题之外，不断增大的芯片漏电流也是另一个需要考虑的问题。在现代高性能微处理器，超过40％的功耗是由于泄漏电流引起的。随着越来越多的晶体管集成到微处理器上，漏电功耗的问题将会更加突出。此外，漏电是待机模式下惟一的能耗来源，SRAM单元是漏电流的一个重要来源。
本文在分析传统6T-SRAM基础上，并基于以上考虑，提出了一种高可靠性低功耗的新6管SRAM单元。由于读电流与噪声容限的冲突，这个结构采用读／写分开机制，将存储节点和读输出分开，从而不会使位线的波动干扰到存储节点的值；另外，每次读或写过程中，只需要一个位线参与工作，因此相比较而言，降低了功耗，仿真结果显示这种结构读／写速度也和普通6管SRAM相差无几。

1 6T-SRAM存储单元简介
6管存储单元结构如图1所示。

1．1 6管单元结构及工作原理
6T-SRAM单元结构晶体管级电路如图1所示，它由6个管子组成，整个单元具有对称性。其中M1～M4构成双稳态电路，用来锁存1位数字信号。M5，M6是传输管，它们在对存储器进行读／写操作时完成将存储单元与外围电路进行连接或断开的作用。对单元的存取通过字线WL(Word Line)使能，字线WL为高电平时传输管导通，使存储单元的内容传递到位线BL(Bit Line)，单元信息的反信号传递到位线，外围电路通过BL和读取信息。写操作时，SRAM单元阵列的外围电路将电压传递到BL和上作为输入，字线WL使能后，信息写入存储单元。
1．2 静态噪声容限SNM
静态噪声容限SNM是衡量存储单元抗干扰能力的一个重要参数，其定义为存储单元所能承受的最大直流噪声的幅值，若超过这个值，存储节点的状态将发生错误翻转。随着数字电路不断发展，电源电压VDD逐渐变小，外部噪声变得相对较大。如图1所示的6T-SRAM，在读操作中有一个从存储节点到位线BL的路径，当存取管开启，BL和存储节点直接相连。因此，外部的噪声很容易破坏数据，噪声容限受到前所未有的挑战。

2 新型6T-SRAM存储单元简介
针对以上问题，提出一个新型6T-SRAM存储单元结构，如图2所示。NMOS管M5和M6负责读操作，NMOS管M1，M4，PMOS管M2，M3完成写操作，读／写操作的时候只有1个位线参与工作，因此整个单元功耗减小很多。