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了解高速ADC的数字输出选择

作者:时间:2013-06-14来源:网络收藏

要点

本文引用地址:http://www.eepw.com.cn/article/175072.htm

1.高端仪表促进了更快的ADC速度和更多的通道数与密度,设计者必须评估的输出格式,以及基本的转换性能。

2.主要的输出选项是CMOS(互补金属氧化物半导体)、LVDS(低压差分信令),以及CML(电流模式逻辑)。

3.要考虑的问题包括:功耗、瞬变、数据与时钟的变形,以及对噪声的抑制能力。

4.对于布局的考虑也是转换输出选择中的一个方面,尤其当采用LVDS技术时。

当设计者有多种ADC选择时,他们必须考虑采用哪种类型的数字数据输出:CMOS(互补金属氧化物半导体)、LVDS(低压差分信令),还是CML(电流模式逻辑)。ADC中所采用的每种数字输出类型都各有优缺点,设计者应结合自己的应用来考虑。这些因素取决于ADC的采样速率与分辨率、输出数据速率,以及系统设计的要求,等等。

CMOS

在采样速率低于200M采样/秒的ADC中,常见的是CMOS数字输出。典型的CMOS包括一个NMOS管和一个PMOS管(它们的漏极相互连接)、电源电压VDD和地(图1a)。这个结构会使输出反相。另外,也可以采用一种背对背的结构,避免输出反相(图1b)。

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图1,一个典型CMOS数字输出可以是反相结构(a),或非反相结构(b)。

CMOS输出驱动器有高的输入阻抗和低的输出阻抗。在驱动器的输入端,两个CMOS晶体管的栅极阻抗非常高,因为栅极氧化物将栅极与任何导电材料隔离开来。输入端阻抗的范围可从千欧姆级到兆欧姆级。

在驱动器的输出端,漏极电流ID通常较小,它决定了阻抗。此时,阻抗通常小于数百欧姆。CMOS的电压摆幅大约是从电源电压到地,因此根据电源电压情况可能会很大。由于输入阻抗高,输出阻抗相对较低,因此一个CMOS输出通常可以驱动多个CMOS输入。

CMOS输出端还有低静态电流。只有当CMOS驱动器发生一次开关事件时,才出现大量的电流。当驱动器在低态(即拉至地)或高态(即拉至电源电压)时,几乎没有流过驱动器的电流。不过,当驱动器从低态切换到高态,或从高态切换到低态时,电源电压到地之间就出现了一个短暂的低阻通路。这个瞬态电流就是设计者通常对高于200M采样/秒速率ADC采用其它输出驱动技术的主要原因之一。

另一个原因是,的每一位都需要一个CMOS驱动器。一只14位ADC需要14个CMOS输出驱动器。这一约束条件要求在一只封装中使用一个以上的;通常在一个封装中会用到多达8个转换器,产生了多个驱动器的问题。例如,采用CMOS技术可能需要用多达112个输出端子做数据输出。这种结构不仅从封装角度是不可能的,而且也会消耗更多的,增加PCB布局的复杂性。为解决这些问题,制造商开始采用LVDS的接口。

LVDS驱动器

LVDS较CMOS技术有一些优势,包括它仅需约350mV的信号就能运行,并且是差分信号而不是单端信号。较小电压摆幅有更快的切换速度,减少了对EMI问题的关切。由于LVDS技术是差分的,它也有共模抑制作用,意味着耦合到信号上的噪声在两个信号路径上是相同的,而差分接收器能够去除大部分噪声。

LVDS的阻抗要受到更严格的控制,负载电阻必须接近100Ω。设计者获得这个电阻的方法通常是在LVDS接收器上使用并联终结的电阻。另外,还必须用受控阻抗的传输线来传送LVDS信号。单端设计需要50Ω的阻抗,而差分设计则要将阻抗保持在100Ω(图2)。

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图2,LVDS输出驱动器提供受控的输入与输出阻抗。

正如LVDS输出驱动结构所示,电路的工作结果是输出提供一个固定的直流负载电流,从而避免了在输出逻辑状态变化时,一个典型CMOS输出驱动器上会出现的电流尖峰。电路的标称供出/拉入电流为3.5mA,在100Ω终端电阻上获得350mV的典型输出电压摆幅。电路的共模电平一般为1.2V,兼容于3.3V、2.5V和1.8V的电源电压。

LVDS最常见的标准是ANSI/TIA/EIA-644规范,即“低压差分信令接口电路的电气特性”;另一个标准是IEEE的SCI(可扩展一致性接口)LVDS标准。LVDS要求特别注意信号走线的物理布局,但对于大于200M采样/秒的转换器则提供了很多优点。LVDS驱动器是恒流驱动,因此能够驱动很多输出,不需要CMOS那么大量的电流。另外还可以使LVDS工作在DDR模式,它可以用一个LVDS输出驱动器给出2个数据位,从而需要的引脚数只有CMOS的一半。

LVDS还降低了相同数量数据输出的功耗。不过,随着转换器分辨率的增加,PCB布局有一个更困难的工作,即处理一个LVDS接口所需要的很多数据输出。ADC的采样速率最终会将接口需要的数据速率推高至超出LVDS的能力。


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关键词: 驱动器 转换器 功率

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