简析信号链基础的时钟抖动问题

引言

　　用于在更远距离对日益增长的海量数据进行传输的一些标准不断出现。来自各行业的工程师们组成了各种委员会和标准机构，根据其开发标准的目标（数据吞吐量和通信距离）确定抖动预算；同时还要考虑到组成通信链路的模块的局限性。本文介绍时钟抖动对高速链路性能的影响。我们将重点介绍抖动预算基础。

图1:通信链路—抖动组件

　　图1显示了集成有一个嵌入式时钟的典型高速通信链路。每个子系统（时钟、发送器、通道和接收机）都会对整体抖动预算的增加产生影响。子系统抖动包括一个决定性（DJ）组件和一个随机组件（RJ），如图1所示。为了实现可接受的通信效果，必须满足下列条件：

　　1 方程式1

　　
其中：TJSYS是总抖动，而1UI为1个单位时间间隔（1比特时间）

　　总抖动（TJ）包括每个子系统决定性抖动和随机抖动的和。由于随机抖动自身的属性，进行这种求和时需要特别注意。随机抖动呈现高斯（随机）分布，并且无边界。因此，随机抖动可表示为一个RMS值，并且在规定测量/整合带宽范围内对其进行估算。例如，图1所示接收机的抖动测量带宽便为f2 - f1（参见图 2）。这是因为接收机锁相环路（PLL）追踪 f1 以下的抖动（从而排斥它），而发射PLL的频率上限为f2。从接收机的角度来看，使链路性能降低的随机抖动降至这些限制之间。

　　图 2高速通信链路—随机抖动测量带宽