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将芯片互连方式从导线连接改为倒装连接,可扩大DDR应用的带宽

—— 可扩大DDR应用的带宽
作者:JiteshShah时间:2013-02-26来源:电子产品世界

  双数据速率()接口在时钟信号的上升沿和下降沿传送数据,这种方法已经用来实现、SDRAM、前端总线、Ultra-3 SCSI、AGP总线等的通信链路。在每个周期中,数据在时钟的上升沿和下降沿采样,最高速率一般是时钟频率的2倍。

本文引用地址:http://www.eepw.com.cn/article/142402.htm

  技术的发展趋势是,更低的电压和更高的速率。就一个正确运行的系统而言,必须对其信号完整性性能进行优化,而且该性能必须满足某些最低要求。尽管DDR2/DDR3没有串行链路接口速度快,但是信号完整性问题仍然极具挑战性,而且对DDR4而言甚至是更大的挑战。这是由这些接口的并行而非串行本质决定的。诸如串扰、抖动、电源噪声、反射等信号问题对并行接口信号完整性而言是主导性的,而且会随着速率的提高,变得越来越严重。

  随着业界转向DDR3和更高的数据传输速率,数据能可靠采样(数据有效窗口)的单元间隔(UI)会逐步缩小,同时对信号-干扰问题的敏感度会极大提高。在这种数据传输速率较高的情况下,封装也成为一个重要的考虑因素,尤其是在决定芯片互连方法时。目前的IDT DDR3封装配置为用导线连接芯片。本文将探讨的内容是,将IDT DDR3芯片的互连方式改为倒装连接的好处,并展示因此而得到的性能提升。

  DDR接口带来的挑战

  第一代DDR接口设计为以400Mtps的最高数据传输速率发送和接收数据,各自的位周期或单元间隔为2.5ns。这类接口一般使用2.5V电源。目前的DDR3接口以1600Mtps速率运行,而基于DDR4的系统预计将以3200Mtps的速率运行。在这样的数据传输速率时,每个单元间隔仅为约312.5ps,同时电源电压降至1.2V。

  从物理互连设计的角度来看,DDR技术领域的演变所遇到的一些挑战如下。

  位周期越来越短:导致更短的建立和保持时间,从而使满足时钟和数据信号之间的定时要求变得极具挑战性。

  快速信号边沿:为了适应不断缩短的位周期,信号边沿变得越来越陡了,从而使串扰和电源噪声性能恶化了。

  更低的电压:就一个2.5V电源而言,5%的噪声容限容许芯片电源和地节点之间的最大可接受噪声为125mV。而就一个1.2V电源而言,同样是5%的噪声容限,在相同的电源和地节点之间,容许的可接受噪声仅为60mV。互连设计和选择成为满足这种严格噪声容限的关键要素。

  封装是系统总体互连中的关键部分,而且非最佳封装互连可能极大地降低器件性能。目前的IDT DDR3器件用导线连接芯片与封装衬底。连接导线的3维本质使得极难控制干扰信号产生的电磁场。总之,连接导线本质上是感性的,而且两个相邻导线之间的互感是信号至信号串扰的主要来源。感性连接导线还导致电源阻抗增大,因而导致芯片电源噪声增大。

  去掉这些连接导线并将芯片至封装的互连变为倒装连接,将在不影响封装总体外形尺寸的前提下,消除信号完整性问题的主要根源。



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