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基于CPLD内部的反向器实现振荡器应用

作者:时间:2010-09-26来源:电子产品世界

  摘要:使用内部的资源和反相器,只需外加一个RC就可以设计出一个稳定的振荡器,为或外围器件提供时钟源。灵活方便的设计及低成本的特性,使之具有很好的产品商业使用价值。

本文引用地址:http://www.eepw.com.cn/article/113013.htm

  关键字:;;振荡器

  前言

  电子技术的飞速发展,尤其是消费类电子产品在成本、产品功能及品质的更高要求,使消费类电子产品的设计不是简单地要求设计出来,而是要考虑低成本高品质。 CPLD的成本低,占用PCB面积小,功耗低和灵活的后期可编程特性在嵌入式设计中得到越来越广泛的应用。

  由于CPLD资源较小,大部分工程师都用CPLD来实现整合逻辑电路,扩展主处理器的I/O功能,或做电源管理功能,由于CPLD内部没有振荡器,而振荡器的功能对于CPLD做电源管理,产品的系统管理尤为重要,如果在CPLD外部加一个振荡器就增加了整个设计的成本。利用CPLD内部的反向器,再加上外部简单的RC,即可以实现一个简单的振荡器供CPLD内部设计使用,可以降低设计成本,灵活性强,稳定性高。

  CPLD内部

  CPLD内部施密特触发器电器特性见表1。目前大部分使用的CPLD都需要两个电源VCC和VCCIO,VCC就是CPLD内部的核电压,VCCIO是CPLD所有I/O 引脚电压。

  从表1看出,VT+和VT-是取决于VCCIO的电压。目前大部分设计都选用VCCIO为3.3V,所以,VT+ (min.) = 0.5 × 3.3V = 1.65V,VT+ (max.) = 0.8× 3.3V = 2.64V

  VT- (min.) = 0.2 × 3.3V = 0.66V VT-(max.) = 0.5 × 3.3V = 1.65V

  从上面给出的VCCIO 为3.3V计算可以看出,对于施密特触发器当输入电压在1.65V下输出都为低电平,当输入电压在1.65V之上都为高电平,1.65V为高低电平的临界点。


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