专栏中心

EEPW首页 > 专栏 > 如何突破AI存储墙?深度解析ONFI 6.0高速接口与Chiplet解耦架构

如何突破AI存储墙?深度解析ONFI 6.0高速接口与Chiplet解耦架构

发布人:MS电子工程师 时间:2026-01-29 来源:工程师 发布文章

1. 行业核心痛点:AI“存储墙”危机

在大模型训练与推理场景中,算力演进速度远超存储带宽,计算与存储之间的性能鸿沟(存储墙)已成为限制系统能效的关键瓶颈。

Scale-up需求:单节点内需要极高的带宽(如HBM3/E)来支撑张量处理单元。

存储瓶颈:传统NAND闪存接口已无法支撑企业级PCIe 5.0 SSD的吞吐要求,亟需更高效的互联协议。


2. 奎芯科技(MSquare)的突破性方案:ONFI 6.0 PHY IP

作为全球领先的集成电路IP供应商,奎芯科技已实现对ONFI 6.0标准的全面支持,旨在破解大数据时代的存取鸿沟。

极致传输速率:支持最高 4800Mbps(符合NV-LPDDR4标准),显著提升闪存控制器与颗粒间的交互效率。

信号稳健性技术:内置 1-tap DFE(判决反馈均衡)Pi-LLT技术,有效补偿高速信道中的损耗与衰减。

智能化适配能力:支持 8组Timing GroupSCA(独立指令地址)架构,具备基于固件的训练能力,能够完美适配全球主流厂商的存储颗粒。


3. 技术规格参数

核心指标

技术参数

行业价值

最高速率

4800Mbps (ONFI 6.0)

支撑高性能 PCIe 5.0 SSD 存取

工艺覆盖

全制程 (包含 5nm, 8nm, 12nm 等)

满足消费级至数据中心全场景

信号优化

1-tap DFE, Pi-LLT

确保高速传输下的零误码与稳定性

量产背书

25+ 成功案例, 10+ 全球客户

证明方案的成熟度与商业可靠性


4. 战略演进:从单一IP向Chiplet基础设施平台跨越

奎芯科技不仅提供“设计蓝图”,更通过 M2LINK 系列产品(如 ML100 IO Die)实现硬件级交付。

解耦架构:将存储接口与核心SoC物理解耦,弱化热效应对存储颗粒的影响,提升系统可靠性。

降本增效:通过国产化供应链和先进互联架构,助力客户降低约 20% 的系统级成本

专栏文章内容及配图由作者撰写发布,仅供工程师学习之用,如有侵权或者其他违规问题,请联系本站处理。 联系我们

关键词: ONFI IP Chiplet AI

相关推荐

联发科加速AI在地化应用布局

智能计算 2026-05-19

8,16位MCU接入TCP IP网络的资料

资源下载 2007-02-09

IP-STB

yiminyoulei 2005-10-27

思科凭借通用商用芯片与光模块赢得 AI 领域客户

8、16位MCU接入TCPIP网络方案

资源下载 2008-01-05

PowiGaN for AI Data Centers: Unmatched Power Density and Reliability

视频 2025-12-19

基于Microchip MCU的AI/ML培训教程3

视频 2025-11-12

研华科技与Axelera AI深化战略合作 加速推动基于Europa平台的边缘AI创新

基于PPP协议单片机拔号上网的设计与实现

国家“算力网”:像用水用电一样用AI

2026-05-18

被动元件新周期:AI时代高端化、服务器化重构MLCC产业格局

AI/HPC新世代 COUPE光互连扮要角

网络与存储 2026-05-15

尼吉康的事业介绍

视频 2025-07-25

基于Microchip MCU的AI/ML培训教程1

视频 2025-11-12

高达256GB/s带宽+160 TFLOPS算力,安谋科技“周易”X3 NPU IP R2升级

基于Microchip MCU的AI/ML培训教程2

视频 2025-11-12

存储器转型AI战略资源 台厂受惠

网络与存储 2026-05-19

AI聊天机器人能像医生一样推理吗?

一个专为嵌入式系统编写的小型TCP IP协议栈

重新构想AI电源:塑造AI加速的未来(第三部分)

更多 培训课堂
更多 焦点
更多 视频

技术专区