7月30日消息，半导体IP厂商Alphawave Semi近日宣布，成功开发出了业界首个基于UCIe 标准的3nm Die-to-Die （D2D）多协议子系统 IP ，并且支持台积电的 Chip-on-Wafer-on-Substrate （CoWoS）先进封装技术，为超大规模、高性能计算（HPC） 和人工智能 （AI） 等应用，提供了 8 Tbps/mm 的带宽密度和 24 Gbps 的 D2D 数据传输速率。

据介绍，Alphawave提供的完整的 PHY 和控制器子系统IP是与台积电合作开发的，采用了台积电的 CoWoS 2.5D 硅中介层封装，这一完全集成且高度可配置的子系统IP 提供了 8 Tbps/mm 的带宽密度，并降低 I/O 复杂性、功耗和延迟。

该 IP 支持多种协议，包括Streaming、PCIe、CXL、AXI-4、AXI-S、CXS 和 CHI，可实现整个小芯片（Chiplet）生态系统的互操作性。它还集成了实时每通道运行状况监控，以增强稳健性，并支持以 24 Gbps 的速度运行，以提供 D2D 连接所需的高带宽。

Alphawave高级副总裁兼定制芯片和IP总经理Mohit Gupta表示：“采用台积电先进封装成功实现了3nm 24 Gbps UCIe子系统的硅启动，对Alphawave来说是一个重要的里程碑，凸显了公司在利用台积电3DFabric 生态系统提供顶级连接解决方案方面的专业知识。”

Gupta还表示，这些IP为“高性能连接解决方案树立了新的标杆”。

Alphawave 的 UCIe 子系统 IP 符合最新的 UCIe 规范 Rev 1.1，并包括全面的可测试性和de-bug功能，例如 JTAG、BIST、DFT 和已知良好裸片 （KGD） 功能。

值得一提的是，此次3nm UCIe 子系统 IP 的发布，是继 Alphawave 于 2 月推出首款采用标准封装的 3nm 硅片，并于 6 月发布业界首款多协议小芯片之后推出的。在此之前， Alphawave还收购了OPenFive，以提供其小芯片设计和开发专业知识。

编辑：芯智讯-浪客剑

专栏文章内容及配图由作者撰写发布，仅供工程师学习之用，如有侵权或者其他违规问题，请联系本站处理。 联系我们