台积电正在持续推进3nm开发的多元应用，据数据显示，该制程节点目标较5nm家族在效能、功耗及面积（Performance，Power，Area；PPA）同步精进，其中在速度提升11%之际将更节能27%，此外3nm家族还有多个版本延伸配合HPC客户需求特殊化设计。

台积电近期在开放创新论坛释出更多先进制程技术演进过程的数据，依据semiwiki整理论坛简报显示，台积电先进制程持续推进若以ARM架构模拟之下，3nm制程在开放创新伙伴的设计技术协同优化 (DTCO) 之下目标PPA较5nm将达成包含逻辑密度增加!1.6倍以上、传输速度提升11%以及更节能27%。

同时台积电也在论坛上展示3nm家族的N3HPC相关技术。

之前，美系外资曾示警，指出台积电3nm制程遇到技术性问题，可能延至明年上半年试产，较原订时程延迟1至2季时间。

对此说法，台积电总裁魏哲家在10月14日法说会上表示，台积电3nm按照计划开发，获得诸多客户参与，也已开发完整平台支持高效能运算及智能手机应用。目标在 2021年试产，并预计2022下半年量产。

魏哲家还宣布台积电将推出N3E制程，将在3nm制程量产1年后导入量产。意即N3E制程将于2023年下半年量产。

魏哲家并透露，2nm制程将采用环绕闸极（GAA）架构，预计2025年量产。这是台积电首度揭露2nm制程技术时程。魏哲家不愿评论竞争对手，不过他强调，台积电2nm制程技术在密度及效能上将最具竞争力。

来源：内容来自「经济日报」。

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