推荐的复位方式：异步复位、同步释放 　　描述代码及对应的RTL电路： HDL源代码 对应的RTL电路 module Rst_Circuit( Rst_n, Clk, D, Q ); input Rst_n; input Clk; input D; output Q; reg Rst_Reg_n; reg Q; always @(posedge Clk) begin //将异步复位信号先用Clk同步一下 Rst_Reg_n Period_max + (Clk2 – Clk1) + t1 + t2 异步复位的缺点如下： 异步复位的作用和释放与时钟沿没有直接关系，异步复位生效时问题并不明显；但是当释放异步复位时，如果异步复位信号释放时间和时钟的有效沿到达时间几乎一致，则容易造成触发器输出为亚稳态，形成逻辑错误； 如果异步复位逻辑树的组合逻辑产生了毛刺，则毛刺的有效沿会使触发器误复位，造成逻辑错误。 　　推荐的复位电路设计方式是异步复位、同步释放。这种方式，可以有效地继承异步复位设计简单的优势，并克服异步复位的上述风险和缺陷。在FPGA和CPLD等可编程逻辑器件设计中，使用异步复位、同步释放可以节约器件资源，并获得稳定可靠的复位效果。 reg Rst_Reg_n; reg Q; always @(posedge Clk) begin Rst_Reg_n

专栏文章内容及配图由作者撰写发布，仅供工程师学习之用，如有侵权或者其他违规问题，请联系本站处理。 联系我们