您在使用一个高速模数转换器 (ADC) 时，总是期望性能能够达到产品说明书载明的信噪比 (SNR) 值，这是很正常的事情。您在测试ADC 的SNR 时，您可能会连接一个低抖动时钟器件到转换器的时钟输入引脚，并施加一个适度低噪的输入信号。如果您并未从您的转换器获得SNR 产品说明书标称性能，则说明存在一些噪声误差源。如果您确信您拥有低噪声输入信号和一种较好的布局，则您的输入信号频率以及来自您时钟器件抖动的组合可能就是问题所在。您会发现“低抖动”时钟器件适合于大多数ADC 应用。但是，如果ADC 的输入频率信号和转换器的SNR 较高，则您可能就需要改善您的时钟电路。

 

低抖动时钟器件充其量有宣称的1 微微秒抖动规范，或者您也可以从一个FPGA生成同样较差的时钟信号。会促使您高速ADC 产生SNR 误差的问题包括ADC 量化噪声、差分非线性 (DNL) 效应、有效转换器内部输入噪声和抖动。利用方程式1 中的公式，您可以确定抖动是否有问题，公式给出了外部时钟和纯ADC 抖动产生的ADC SNR 误差。

 

               方程式 1

 

在该方程式中，f_IN 为转换器的输入信号频率。另外，t_JITTER-TOTAL 为时钟信号和ADC时钟输入电路的rms 抖动。请注意，f_IN 并非时钟频率 (f_CLK)。外部时钟器件到ADC 的1 微微秒抖动适合于一些而不是所有高速ADC 应用，如图1 所示。

 

 

 

方程式1 让您能够计算出特定ADC 的要求时钟抖动估计值。例如，一个70 dB SNR 的ADC，输入信号为100 MHz，您可以计算得到t_{JITTER_TOTAL} 的值为503 微微秒。如果输入ADC 孔径抖动为150 微微秒，则由方程式2 可得到一个较高的外部时钟抖动要求估计值。

 

                                                                                               方程式 2

 

在方程式2 中，t_JITTER-CLK为注入ADC 时钟的抖动，而t_JITTER-ADC为ADC 的孔径抖动、时钟振幅和斜率。继续我们的估算，我们让t_JITTER-ADC 只与ADC 的150 微微秒内部抖动相等，并忽略时钟振幅和斜率的影响。利用方程式2，t_JITTER-CLK 的高估值为480 微微秒。

 

在本文中，我们只初步研究了改善高速ADC 时钟信号背后存在的一些问题。我们需要更多地关注时钟振幅和斜率，因为它们影响系统抖动。另外，我们还需要知道如何实施低抖动时钟电路的硬件部分。

 

在本文介绍的第二种时钟设计之中，您需要认真关注几件事情。时钟抖动在ADC 输入频率和实际时钟抖动方面影响ADC 的SNR 性能。另外，不要总是相信时钟器件厂商！在您转向产品以前，请使用ADC 厂商提供的评估板来测试您的时钟源。您会对最终结果更为欣喜。

·         《高速数据转换器时钟》，作者：Eduardo Bartolome、Vineet Mishra、Goutam Dutta 以及David Smith，模拟应用期刊，TI，slyt075，1Q05。

 

·         《使用高 IF 采样 A/D 转换器超越基带频率》，作者：Chuck Sanna，Planet Analog，2007年 9 月 5 日。

 

·         视频：《高速 ADC 时钟》，作者：Lin Wu，TI，2008 年。