传统的N位并串转换实现方法有两种：移位寄存器和FIFO。当采用移位寄存器时，收据首先通过锁存脉冲并行写入N个D触发器，然后这些D触发器首尾相连构成一个移位链，在移位始终的控制下将数据串行输出。当采用FIFO模式时，FIFO的输入接口位宽和数据位宽相同，输出接口位宽为1，两者在不同的时钟下工作，从而实现并串转换。无论哪一种方法，都要求移位时钟的频率是码元的N倍，这就要求对硬件的速度提出了很高的要求。

　　本篇介绍另外一种方法，利用FPGA中特殊I/O结构 ----DDR 输出接口，使得在移位时钟频率和传统并串转换电路相同的情况下，实现两倍于串行数据传出速率。在两个反向时钟C0、C1控制下，输入数据D0、D1锁存进D触发器，然后通过一个2：1多路选择器以分时复用的方式输出，完成了数据速率的2倍频，因此控制时钟的频率只需要数据速率的一半。

　　按照上面方法，将并行数据分别以两个差分倍频时钟按奇偶两组锁存， 通过各自脉冲计数的脉冲计数来控制各自多选1输出奇偶两组位bit,然后通过DDR接口，就达到并串转换的目的。这种方法适合教高的情况下，同时并串转换位数不能太多，否则造成多选1选择器的延时过大，达不到高速的目的。

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