辛苦了1个多月，终于把后端做通了，但是还存在很多问题，这次由于时间原因，只能很不严谨的直

接拿去流片，甚至LVS都没有来得及做完，没办法，经验太少了。

     首先，特许0.35工艺的库实在太难用了，很多关键细节在用户手册上面都找不到，以至于排错花费时

间大大的增加。另一方面，也要吸取经验，这次由于做的MPW，都没有跟特许厂家那边进行过沟通，所以问

题都要自己解决，很没有效率，下次再做时遇到问题一定要及时沟通厂家。

     下面总结使用特许35库遇到的典型问题：

      1、数字库synopsys-->apollo下，有fram和gds-ap两个文件夹，布局布线Ref库使用gds-ap就可以了

      2、synopsys-->tec下，chrt035lx.tf里grid设置为0.005，但在layout时mask只能做到0.025，所以

要对tf修改，不然在做DRC时候会有很多的offgrid
     
      3、在Astro中做connect PG时，pattern name要填PAD.*，而不是VDD或VSS，这是在网上教程里头没

有说过的。不然power pad连不到power ring上

      4、在填充io pad filler时候，要选择2um以上的filler，不知道为什么，如果用小于2um的filler，

在DRC时候会报nwell的错，而且做lvs时发现会导致pad的短路，非常的奇怪。最简便的方法就是不加filler

，因为特许35提供的pad pitch是86.4u，与其宽度相同，所以pad相互可以挨着，不留空隙

      5、在做lvs时，网表文件转换成spice文件用到的库是.cdl类型的

      此次流片遗留问题：
     
      1、DRC时，所有折线地方都会报offgrid，不知道怎么忽略

      2、LVS时，很多单元器件的W/L都和layout提取的有一定差别，甚至有到0.1，也会提示这块错误，不

知道是什么原因，为什么会有这这么大差别呢？

      此次流片，做完全部流程，收获很大，对综合的原理，布局布线工具的使用，都有很大提高。经验是

慢慢积累出来的，继续学习才是正道！

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