个人观点：
系统设计的一般思路(过程)：
 系统级描述，算法研究，系统架构，软硬件开发、协同验证等;
系统级的描述：根据用户的设计要求，如：系统功能、实现成本等建立系统级模型，确
立系统设计目标，如：系统功能描述、功耗、频率响应等。
 相应的算法研究：包括对成熟算法的比较及新算法的研究等。
 系统架构：基于算法研究的结果及功能实现成本等各种因素考虑，对系统进行软硬件划
分，定义软硬件功能、接口及相应协议。
 软硬件的并行开发： (仅对硬件的DIGITAL IC设计部分进行分析)
1) 顶层结构划分：定义各个模块的功能、模块之间的接口。对应的工具很多，各主流E
DA软件都有相应的工具，如：MENTOR的RENOIR等。
2) RTL代码(VERILOG/VHDL)的书写及仿真，对应的仿真工具：SYNOPSYS的VSS/VCS，MEN
TOR的MODELSIM，CADENCE的VERILOG-XL/LEAPFROG及各种PC版的HDL仿真器。
3) 逻辑综合(LOGIC SYNTHESIS)：由RTL代码经逻辑综合器得到门级网表。相应的著名工
具有：SYNOPSYS的DESIGN COMPILER，CADENCE的AMBIT等。输出相应的VERILOG/VHDL网表
及SDF反标文件。
4) 门级仿真(GATELEVEL SIMULATION)：对逻辑综合后的门级网表进行仿真验证及SDF反
标，检查电路功能、时序是否符合要求。若不满足要求，则需要返回到3)重新设置约束
条件，如：时钟约束、关键路径等，或返回到2)修改RTL代码，或返回到1)对系统结构重
新划分等。对应的优秀门级仿真工具主要有：CADENCE的NC_VERILOG，MENTOR的MODELSI
M等。
5) 版图综合(LAYOUT SYNTHESIS)：经FLOORPLAN、PLAN POWER、PLACE CELLS、CTGEN、
CLOCK ROUTE、GLOBAL ROUTE、FINAL ROUTE等主要步骤后实现的以STANDARD CELL LIBR
ARY为基础的版图。若系统的时序要求较高，则需要进行时序驱动的布局布线，并在各个
阶段进行相应的时序分析。对应的优秀工具有：CADENCE的SILICON ENSEMBLE， AVANTI
的APOLLO等。对应的时序分析工具有PEARL等。输出相应的GDSII、VERILOG、SDF、LEF、
DEF等文件。
6) 版图后仿真(POST SIMULATION)： 将布局布线工具输出的VERILOG网表、SDF反标文件
一同放入NC_VERILOG等门级仿真器进行仿真验证。检查最终功能、时序是否符合系统要
求。
注：对于规模非常大的电路，用形式验证工具(FORMAL VERIFICATION)可在保证较高正确
性的基础上使验证速度得到极大的提高。可惜本人不熟悉。
 对于ANALOG IC的设计，由于自动化程度低，用到的工具较少，所以从流程上来看也较
为简单（当然不是指设计难度）。
1） 网表的提取：手工书写或用COMPOSER等原理图编辑器画出。
2） 仿真：用HSPICE/STARSIM单点工具进行直流工作点扫描、瞬态、幅频、相频等分析
，若用CADENCE，则可用ARTIST嵌套HSPICE进行仿真验证。
3） 版图：在VIRTUSO中将版图画出。
4） 设计规则检查（DRC）：根据工艺厂家提供的设计规则进行版图几何尺寸的检查，对
应工具：DRACULA/DIVA，AVANTI的HERCULS等。
5） 版图原理图对比（LVS）：对应工具为DRACULA。
6） 版图寄生参数提取（LPE）：根据工艺文件给出的参数，对版图的寄生参数（寄生电
容、寄生电阻等）进行提取；对应的工具：DRACULA。
7） 版图后仿真：包含了寄生电容、寄生电阻的电路仿真，对应工具仍然是HSPICE/STA
RSIM。
 软硬件协同仿真，未做过这么方面的工作，不好胡说。知道的工具只有SYNOPSYS的SYS
TEM C和
INNOVEDA的VISUALSLD和VCPU等。

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