Altera 器件的LVDS接口，一向都挺雷人的。

真不知道芯片设计工程师出于什么考虑，把简单问题复杂化。

Anyway, 记录一下芯片PIN上对于LVDS的支持，先。

Cyclone系列：

1. CI和CII，没有Altera所谓的“true lvds buffer”。无论TX还是RX方向，都需要接匹配的电阻网络。

TX方向，3个电阻；RX方向，一个100欧电阻；

2. CIII，在芯片的right bank，left bank上，也就是1，2，5，6bank，设计了“dedicated output buffer”。这样，输出就不需要做任何电阻网络匹配的工作了。

至于上下两边，3，4，7，8bank上，没有“dedicated output buffer”，如果要做输出使用，仍然需要像CI和CII上面一样，配上3个电阻的网络。Altera将这种方式名为“emulated lvds output...”

对于LVDS输入，无论哪个bank，都需要100欧姆电阻，千万不要以为Altera说了支持“dedicated input buffer”或者“true input buffer”就可以不要了，这一点上Atlera的文档有点容易让人混淆。

StratixIII/StratixIV器件：

由于SIII/SIV可能是Altera未来高端的主流，这里就只介绍这两个芯片LVDS IO了。

在SIII/SIV系列中，对于LVDS的支持，同样是按不同bank区别对待的。

在left/right bank上，有“true lvds output buffer”（等同于CycloneIII中的dedicated output buffer），这样，TX方向上就不需要电阻网络。

在top/bottom bank上，只有“emulated output buffer”，tx方向上需要电阻网络。

对于LVDS RX的支持，left/right bank的IO上，有100欧姆的片上电阻，而top/bottom bank没有这个100欧。设计的时候一定留神。

我想就是从Altera推出了CycloneIII和StratixIII之后吧，Altera定义了名为LVDS_E_3R的电平标准。

开始还以为这是业界通用的名称，查了好久文档，想知道这种LVDS究竟有什么电气特性。

后来猛然发现，这个其实是Atlera对于带3个电阻的LVDS输出的一种叫法。

刚才不是说，CycloneIII或者StratixIII/IV top/bottom bank上，只有emulated lvds output么。

如果你在使用的时候，将上下bank的某对lvds IO设计成输出，然后电平标准指定成LVDS。软件fitter的时候，一定会遇到错误，错误信息的大概意思是，这对IO只支持LVDS input！这个还真容易把人吓到。

这个时候，LVDS_E_3R就有用了，你需要将这个输出电平标准指定成LVDS_E_3R，当然还有个前提，你FPGA外面，板子上设计的时候，要有3个电阻匹配网络。

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