- 如何使用PlanAhead/Adept加速管脚排布-在排布FPGA管脚生成ucf文件的过程中，当FPGA管脚较多的时候，手工排布管脚不仅效率低，而且很容易出错。借助PlanAhead和Adept等工具，可以很方便快速的实现管脚排布。
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PlanAhead Adept FPGA
- 组合逻辑设计中的毛刺现象-和所有的数字电路一样，毛刺也是FPGA电路中的棘手问题，它的出现会影响电路工作的稳定性，可靠性，严重时会导致整个数字系统的误动作和逻辑紊乱。
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毛刺 FPGA 电路
- FPGA管脚分配时需注意的一些事项-设计过FPGA的原理图，看FPGA的手册，说管脚的分配问题，如时钟管脚要用GC类管脚，而且单端时钟输入时要用P类型的管脚，不能用N类型管脚等等。
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FPGA
- 详解常见差分信号PCB布局的三大误区-认为差分信号不需要地平面作为回流路径，或者认为差分走线彼此为对方提供回流途径。造成这种误区的原因是被表面现象迷惑，或者对高速信号传输的机理认识还不够深入。虽然差分电路对于类似地弹以及其它可能存在于电源和地平面上的噪音信号是不敏感的。
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差分信号 PCB
- 学习FPGA需要注意的几个重要问题-如何学好FPGA呢，很多人很困惑，多数停留在基础位置徘徊，我就这方面问题给大家谈几点自己的看法。
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FPGA 数字电路 HDL语言
- FPGA专家教您如何在FPGA设计中使用HLS-Luke Miller并非一开始就是HLS（高层次综合）的倡导者。在使用早期的工具版本的时候，他似乎有过一些糟糕的经历。
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FPGA HLS
- PCB板寻找故障调试的常用三种方法-对于一个新设计的电路板，调试起来往往会遇到一些困难，特别是当板比较大、元件比较多时，对于刚拿回来的新pcb板，我们首先要大概观察一下，板上是否存在问题，例如是否有明显的裂痕，有无短路、开路等现象。
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pcb 电路板
- 深度学习算法有望在FPGA和超级计算机上运行-由NSF资助的一个研究项目，目前正在研究如何使用RDMA高性能连接器将深度学习算法在FPGA和跨系统之间运行；另一个由Andrew Ng和两个超算专家牵头的项目，则希望把模型放在超级计算机上，给它们一个Python接口。
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FPGA 深度学习 人工智能
- 不可错过的400Gbps以太网演示-在那里，毫无疑问你会驻足在赛灵思展位前（# 23）观看一个基于赛灵思Virtex UltraScale VU095 FPGA评估板VCU109的Spirent 400G以太网测试系统，该系统连接四个100Gbps的住友电工 CFP4 LR4光模块。
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赛灵思 FPGA 光模块
- 一个FPGA中现在可集成多少32位RISC处理器？-Jan Gray是在FPGA中集成32位RISC处理器的专家，他写了一篇博客叫作FPGA CPU 新闻，副标题为 “使用FPGA开发并行计算机体系架构”。
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FPGA RISC处理器
- 基于FPGA开放流程的SDN转发引擎-博主Greg Ferro在其Ethereal Mind网页上发布了一则关于 Corsa Technology简短博客信息，提到Corsa公司制作了一对基于FPGA开放流程的SDN转发引擎。Ferro同时简单讨论了此引擎是否适用于WANs网络。
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SDN FPGA WAN
- PCB布局时去耦电容摆放经验分享-对于电容的安装，首先要提到的就是安装距离。容值最小的电容，有最高的谐振频率，去耦半径最小，因此放在最靠近芯片的位置。容值稍大些的可以距离稍远，最外层放置容值最大的。但是，所有对该芯片去耦的电容都尽量靠近芯片。
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PCB 去耦电容
- 嵌入式视觉系统的构建模块-在本文中我们将会介绍嵌入式视觉系统的高级元素；如何简便快捷地使用软件 API 和 IP 库构建嵌入式视觉系统，如何把算法开发的增值部分添加到图像处理链中。
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FPGA 嵌入式
- 片内时钟的组合思路和设计技巧-我们都知道，当奇数个反相器串联在一起，并且把最后一级的输出反馈给第一级的输入时，在逻辑上会产生震荡，这样的电路结构通常被称为Ring OSC。
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FPGA RingOSC 片内时钟
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