FPGA与DSP信号处理系统的散热设计,引言
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散热 设计 理系 处理 DSP 信号 FPGA
摘要：突发模式误码测试仪与一般连续误码测试仪不同，其接收端在误码比对前要实现在十几位内，对具有相位跳变特点的信号进行时钟提取和数据恢复，并且在误码比对时须滤除前导码和定界符，仅对有效数据进行误码统计。
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FPGA 模式 误码测试仪 实现方案
介绍了应用现场可编程门阵列(FPGA)设计和实现通用异步收发器UART的方法。采用有限状态机模型形式化描述了UART的功能，在此基础上用硬件描述语言VHDL编程实现了UART，并使用QuartusⅡ软件中的嵌入式逻辑分析仪SignalTapⅡ对数据传输进行了检测，验证了设计的正确性。
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FPGA UART
采用基于NiosⅡ软核处理器的SOPC技术实现了多功能数码相框的设计，充分利用了NiosⅡ软核的特性，在SOPC Builder中搭建系统硬件模块，通过SOPC Builder将各个功能模块集成到一个系统中，并且结合嵌入式操作系统μC／OS-Ⅱ来完成调度各功能模块的任务。实验证明，SOPC技术应用使系统集成度大大提高，功耗大幅下降，稳定性也有一定提升，并且成本不高，具有广泛的应用前景。
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相框 设计 数码 多功能 Nios II 基于 音频
摘要：为提高8B／10B编解码的工作速度和简化逻辑方法，提出一种基于FPGA的8B／10B编解码系统设计方案。与现有的8B／10B编解码方案相比，该方案是一种利用FPGA实现8B／lOB编解码的模块方法，接收模块在收到外部发送的
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FPGA 10B 编解码
基于WCDMA速率适配算法的FPGA设计,随着因特网爆炸性的增长以及各种无线业务需求的增加，传统的无线通信网已经越来越无法适应人们的需要。因此，以大容量、高数据率和承载多媒体业务为目的的第三代移动通信系统(IMT-2000)应运而生。码分多址(CDMA)由于
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FPGA 设计 算法 适配 WCDMA 速率 基于
Altera公司今天发布Stratix® V系列FPGA，适用于支持Micron技术公司的下一代低延时DRAM (RLDRAM® 3存储器)。Stratix V FPGA采用新的存储器体系结构，降低延时，高效实现FPGA业界最好的系统性能。Stratix V FPGA为网络设备生产商提供存储器接口解决方案，支持在互联网上迅速有效的传送视频、语音和数据。
Micron公司业务开发高级经理Bruce Franklin表示：“Micron的下一代RLDRAM 3存储器专门设
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Altera Stratix FPGA
摘要：提出了一种IRIG-B(DC)码产生电路的设计方法。采用Altera公司低功耗Cyclone FPGA系列中的EPlC6T144、8段数码管、晶体振荡器和MAX3232E等器件构成硬件电路、使用VHDL语言设计IRIG-B直流时间码的软件。为了设置和
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IRIG-B FPGA DC 产生电路
摘要：提出一种基于FPGA的PCI硬件加解密卡的设计方案，用硬件加解密取代了传统的软件加解密，将加解密模块和PCI接口模块集成在一个FPGA芯片内实现。分析了PCI加解密卡的软硬件的结构和原理，详细介绍了DESX加解密算法
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FPGA PCI 硬件 加解密
Nios软核在CT机扫描系统控制器设计中的应用,1 引言近年来，可编程逻辑器件的发展，使得SOPC (System On A Programmable Chip，可编程片上系统)成为可能, 即在一块可编程芯片上实现整个系统。Nios是Altera公司研发的可用于SOPC设计的处理器软核。基于Nios软核的
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Nios CT机 软核 扫描系统
根据CMI码的特性，介绍了一种新的编程思路实现CMI编码，在Max+PlusⅡ开发平台上使用VHDL编程实现CMI编码，并得到仿真波形。实验结果表明，这种编程思路简单、清晰。在产生7位伪随机序列的前提下，分别对“O”，“1”进行编码。这种思路为其他码型设计提供了参考。
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CPLD FPGA CMI 编码
在高速移动下，OFDM系统载波间正交性被破坏，出现载波间干扰(ICI)，严重影响系统性能，必须采用适当的均衡技术以补偿ICI。为了保证通信的有效性和实时性要求，使用FPGA实现了一种低复杂度的最小均方误差(MMSE)OFDM均衡器算法。在ISE软件平台上使用Verilog语言编写程序，并在Xilinx公司Virtex-2实验板(XC2V930芯片)上对设计进行了验证。
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OFDM FPGA 移动 均衡器
摘要：基于FPGA的应用技术，采用Altera公司DE2-70开发板的CycloneⅡ系列EP2C70作为核心器件，设计了一种基于FPGA的新型可调信号发生器。通过QuartusⅡ软件及Vetilog HDL编程语言设计LPM_ROM模块定制数据ROM，并通过地
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FPGA 信号发生器
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