- 1 引言近年来，由于微电子学和计算机技术的迅速发展，给EDA技术行业带来了巨大的变化。 HDL（hardware description language）硬件描述语言是一种描述电路行为的
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Verilog CPLD FPGA HDL 汉明码
- 由于Canny算法自身的复杂性，使得其做边缘检测的处理时间较长。针对这个问题，提出和实现了一种Canny算法的硬件加速功能。加速功能的设计是以FPGA为硬件基础，并采用了流水线技术来对系统的结构改进和优化。最后通过对有加速器和无加速器的系统分别做图像处理，并对统计时间对比分析。结果表明经过加速改进的系统相对节约了处理时间，并能实时高效地处理复杂图像的边缘。
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流水线技术 图像处理 FPGA
- 简要地介绍了M序列码作为同步头的帧同步提取的原理。在研究了相关处理的基础上,提出了采用补码配对相减匹配滤波法实现同步提取的新方法。该方法仅利用减法器和加法器,不仅使电路设计简单,而且使电路得到极大的优化,大大节省了FPGA内部资源。
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M序列码 帧同步提取 FPGA
- 现场可编程逻辑门阵列（FPGA）在通信系统中的应用越来越广泛。随着通信系统的复杂化和功能多样化,很多系统需要在不同时刻实现不同的功能,多数场合需要FPGA能够支持在线动态配置;在某些安全领域,需要对FPGA程序进行加密存储、动态升级。这里根据应用趋势提出了一种基于CPU＋CPLD的可靠的FPGA动态加载方法。该方法具有灵活、安全、可靠的特点,在通信电子领域具有一定的参考价值。
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动态配置 FPGA CPLD
- 介绍一种针对FPGA优化的时间数字转换阵列电路。利用FPGA片上锁相环对全局时钟进行倍频与移相，通过时钟状态译码的方法解决了FPGA中延迟的不确定性问题，完成时间数字转换的功能。
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时间数字转换 锁相环 FPGA
- 综合考虑面积和速度等因素，采用一次多项式拟合实现了简单快速的log-add算法单元。实验结果表明，在相同的精度要求下，其FPGA实现资源占用合理，硬件开销好于其他次数的多项式拟合实现方案。
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log-add算法单元 多项式拟合 FPGA
- 通过对传统Canny边缘检测算法的分析提出了相应的改进方法。通过模板代替卷积、适当的近似变换、充分利用并行处理单元等使其能够用FPGA实现。
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Canny边缘检测算法 卷积 FPGA
- 介绍了基于FPGA设计的三相PWM发生器。该发生器具有灵活和可编程等优点,可应用于交流电机驱动用的三相电压源逆变器。实验结果验证了本设计的有效性。
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PWM发生器 三相逆变器 FPGA
- 小波变换在ECG信号处理中的应用得到了很多研究人员的关注。本文研究了5层5/3提升小波变换及其反变换的FPGA实现，并将其应用于ECG信号的压缩，在均方误差可控的范围内获得了较大的压缩比，并利用设计的硬核实现了信号的重建。
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ECG信号处理 小波变换 FPGA
- 传统的嵌入式产品只能实现某种特定的功能，不能满足用户可变的丰富多彩的应用需求。为解决这个问题，本文设计并实现了一种使用Java作为软件平台的基于FPGA的可编程嵌入式系统，以实现系统对多种本地应用和网络的支持。
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Java平台 JNI FPGA
- 考虑冲击环境下定时器会遇到的问题,并分析了单一的晶体振荡器和谐振振荡器都不能很好地满足抗冲击性和高精度两方面要求,因此提出了一种基于FPGA设计的双振荡定时器。此定时器能有效地解决爆破作业中延时雷管起爆精度和抗冲击性能之间的矛盾。更主要的是CPLD的时序比集成芯片更加容易控制。在FPGA实现,该设计的定时精度达到纳秒级,很好地满足系统性能要求。本方法具有结构简单、成本低、可靠性高、精度高等优点。
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定时器 纳秒级 FPGA
- 一种独立式多分辨率VGA/DVI压缩存储系统，该系统支持VGA/DVI输入，同时支持SVGA、XGA、SXGA、UXGA、1080p等任意分辨率图像的连续压缩和存储。在100 MHz时钟频率下，系统可以对图像SXGA和UXGA实时压缩为(25帧/s)和(17帧/s)。实验表明，在不同码率下，系统的单帧图像压缩性能与JPEG2000标准近似，PSNR值优于JPEG标准。
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VGA/DVI压缩存储系统 图像压缩 FPGA
- 为了解决SAR匹配成像数据以及合成孔径雷达中频采样后高速海量数据的存储问题，介绍了一种基于FPGA控制的NAND Flash数据存储及回放系统设计方案。实验证明,该系统能以3 Gb/s码流实时存储数据具有强实时性，且性能稳定，有很好的工程使用价值。
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合成孔径雷达 海量数据存储 FPGA
- 在通信系统中应用广泛。由于RS码的译码复杂度高，数字运算量大，常见的硬件及软件译码方案大多不能满足高速率的传输需求，一般适用于10Mbps以下。本文提出的欧氏算法和频谱结构分析相结合的RS硬件解码方案，适用于FPGA单片实现，速率高、延迟小、通用性强、使用灵活。笔者在FPGA芯片上实现了GF（2 8）上符号速率为50Mbps的流式解码方案，最大延时为640ns，参数可以根据需要灵活设置。
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RS编译码 差错控制编码技术 FPGA
- 为了准确截获并识别目标信号，针对军事通信信号环境设计了一种MSK信号检测识别方法，并使用FPGA进行了设计实现。
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MSK信号检测 频谱利用率 FPGA
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