- 激光雷达的发射波及回波信号经光电器件转换形成的电信号具有脉宽窄，幅度低，背景噪声大等特点，对其进行低速数据采集存在数据精度不高等问题。同时，A／D转换器与数字信号处理器直接连接会导致数据传输不及时，影响系统可靠性、实时性。针对激光雷达回拨信号，提出基于FPGA与DSP的高速数据采集系统，利用FPGA内部的异步FIFO和DCM实现A／D转换器与DSP的高速外部存储接口(EMIF)之间的数据传输。介绍了ADC外围电路、工作时序以及DSP的EMIF的设置参数，并对异步FIFO数据读写进行仿真，结合硬件结构详细地
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FPGA DSP 雷达 高速数据
- 为进行高精度信号源的设计，同时降低设计成本，以Cyclone II系列低端FPGA为核心，利用直接频率合成技术，对正弦信号等数据进行1／4周期压缩存储到ROM中，在外部时钟频率为50 MHz，实现了正弦信号源的设计，同时，实现三角波、锯齿波、矩形脉冲及2-ASK、2-PSK和2-FSK等数字调制信号，系统还具有扫频、指定波形次数等功能。仿真结果表明，信号源精度高，频率调整步进可达0．034 92 Hz，频率范围为0．034 92 Hz～9．375 MHz，制作成本低，功能丰富。
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DDFS FPGA 高精度 信号源
- 摘 要: 针对电视制式PAL /NTSC 信号输出VGA 显示格式的解决办法，详细讲述了基于FPGA 视频格式转换系统的设计实现。采用Cyclone Ⅲ系列的EP3C1*84C6作为核心处理器件，实现了NTSC /PAL制式视频的解码、色空间转换(
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系统 设计 转换 格式 FPGA 视频 基于
- 摘 要：文章中提出了一种应用于FPGA 的嵌入式可配置双端口的块存储器。该存储器包括与其他电路的布线接口、可配置逻辑、可配置译码、高速读写电路。在编程状态下，可对所有存储单元进行清零，且编程后为两端口独
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FPGA SRAM 嵌入式
- 1 设计要求 设计并制作一个数字化语音存储与回放系统，其示意图如图1所示。
图1 数字化语音存储与回放系统示意图 (1)放大器1的增益为46dB，放大器2的增益为40dB，增益均可调； (2)带通滤波器：通带为30
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FPGA 语音存储 回放 系统设计
- 摘 要：为了取代传统利用单片机驱动微型打印机，使用Alt era 公司的FPGA 芯片EP3C25Q240C8N 设计驱动打印机的硬件控制电路，并正确控制微型打印机的工作时序。软件使用硬件描述语言VH DL 实现对微型打印机的时序控
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FPGA VHDL 微型打印机 驱动设计
- 在便携式数字卫星通信系统中，为了扩大传输容量和提高传输效率，满足同时传输几种业务的需求，通常采用时分复用的方法，将若干个低速数字码流按一定格式合并成一个高速数据码流，以便在一条信道中传输，使各个业务信
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FPGA 卫星 便携 数字复接器
- 摘要：提出了基于电路分割技术实现通信系统发送端根升余弦波形成形滤波器查表法的FPGA结构，节省了ROM单元，讨论了其ROM初始化时形波数据的组织方法，完成了该结构的VHDL实现，给出了该设计在Modelsim环境下的时序仿
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FPGA 脉冲 成形滤波器
- SoC FPGA上的策略考虑,引言 集成了 FPGA 架构、硬核 CPU 子系统以及其他硬核 IP 的半导体器件 SoC FPGA 已经发展到了一个“关键点”，它在今后十年中会得到广泛应用，为系统设计人员提供更多的选择。对于在 FPGA 上开发的系统
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考虑 策略 FPGA SoC
- PLD/FPGA硬件语言设计verilog HDL,HDL概述 随着EDA技术的发展，使用硬件语言设计PLD/FPGA成为一种趋势。目前最主要的硬件描述语言是VHDL和verilog HDL及System Verilog。 VHDL发展的较早，语法严格;而Verilog HDL是在C语言的基础上发展起来的一种硬
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verilog HDL 设计 语言 硬件 PLD/FPGA
- 基于DSP+FPGA的红外图像小目标检测系统设计,研究单帧红外图像小目标的检测问题。对传统基于数学形态学的Top-hat算子进行分析和实验，并利用一种最大类间方差方法确定分割阈值，进行图像分割和目标检测。在Matlab仿真中发现，这种方法能够在一定程度上提高单帧图像目标检测的成功率，并且在一定程度上能够适应不同环境的需要，在实际应用中具有一定的鲁棒性。同时描述一种基于DSP+FPGA的红外图像处理系统，该结构在一定程度上可满足实时性和灵活性的要求，具有很强的通用性和可扩展性。介绍了该系统的总体结构，并且给
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目标 检测系统 设计 图像 红外 DSP FPGA 基于
- 实际上，推动某项或几项技术发展方向的真正动力是市场与技术的综合因素，技术本身或内在的发展惯性并不是最重要的，或者说并非唯一决定性因素。
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FPGA DSP
- Altera公司日前宣布，开始提供业界第一款集成增强前向纠错(EFEC) IP内核，该内核针对高性能Stratix IV和Stratix V系列FPGA进行了优化。EFEC7和EFEC20是Altera Newfoundland技术中心 (以前的Avalon Microelectronics) 开发的多维IP内核，专门面向城域和长距离光传送网(OTN)等100G应用而设计。
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Altera FPGA
- 随着软件无线电技术和FPGA、DSP、AD 等技术的高速发展，数字接收机的应用日益广泛。为了扩大数字接收机的ADC 动态范围，广泛采用了自动增益控制(AGC) ，使接收机的增益随着信号的强弱进行调整，其性能的好坏直接
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FPGA AGC 动态 数控
- 本文给出的视频采集和显示模块在设计时，选取分辨率为768times;494像素的NTSC制式， 并选用输出像素为640times;480的CCD摄像头； FPGA选取Altera CyclONeⅡ系列Ep2c35F672c36 (内含35000个逻辑单元)； 主动串行配
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FPGA 视频采集 显示模块
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