多通道频率检测是当前数字接收机的一种常用的频率测量方案,该方法可以较好地解决频率截获概率与频率分辨力的矛盾,并在复杂的电磁环境中具有处理多个同时到达信号的能力。文中给出了基于FPGA来实现多信道频率测量的具体方案。该方案能够充分发挥FP-GA硬件资源丰富的特点,并且易于实现并行处理,可大幅度提高系统的处理速度。
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多信道频率检测 频率截获 FPGA
提出一种结合电子设计自动化(Electronic Design Automation，简称EDA)软件和FPGA的IP核保护机制。通过在EDA工具中加入保护机制防止设计者非授权使用IP核，在FPGA中加入保护机制防止设计被非法复制、窃取或篡改。
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IP保护 EDA FPGA
将Altera 公司的DE2 多媒体开发平台与Terasic 公司的D5M 数码相机开发套件相结合，设计了一套基于小波无损压缩的实时图像处理系统。系统采用便于可编程逻辑器件灵活实现的二维整数5 /3 提升小波变换实现压缩。为保证图像的无损压缩，对边界数据进行对称周期延拓处理。并针对实时处理过程中的大容量数据流的存储问题，应用片外存储资源保存采集和处理过程中的图像数据，有效地降低了片上存储资源的消耗。测试结果表明: 系统满足实时图像采集、预处理及无损压缩的要求。
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图像处理 无损压缩 FPGA
提出一种能实时处理的H.264/AVC帧内预测硬件结构。通过对H.264/AVC各个预测模式的分析，设计了一个通用运算单元，提高了硬件资源的可重用性。采用4个并行运算单元计算预测值，对运算比较复杂的plane模式预处理，并设计模式预测器，加快了系统处理速度。硬件电路结构已通过RTL级仿真及综合，并在Altera公司的Cyclone II FPGA平台上进行了验证和测试。
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H.264帧内预测 视频解码器 FPGA
针对复杂算法中矩阵运算量大,计算复杂,耗时多,制约算法在线计算性能的问题,从硬件实现角度,研究基于FPGA/Nios-Ⅱ的矩阵运算硬件加速器设计,实现矩阵并行计算。首先根据矩阵运算的算法分析,设计了矩阵并行计算的硬件实现结构,并在Modelsim中进行功能模块的仿真,然后将功能模块集成一个自定制组件,并通过Avalon总线与NiosⅡ主处理器通信,作为硬件加速器。最后在FPGA芯片中构建SoPC系统,并在Altera DE3开发板中进行矩阵实时计算测试。测试结果验证了基于FPGA/Nios-Ⅱ矩阵运算硬件
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硬件加速器 矩阵运算 FPGA
在对OFDM调制以及FPGA、DSP、中频接口进行深入研究的基础上，提出了一种TD-LTE系统中下行链路基带信号发送的实现方案，在系统的设计思路和硬件资源上进行了优化。在实际的硬件环境下，通过大量测试，验证了该方案的可行性和有效性。
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TD-LTE 基带信号发送 FPGA
给出了以FPGA为核心，实现基于瞬态视觉诱发电位的脑机接口实时系统的方案。该方案包括脑电采集电路、基于FPGA的VGA视觉刺激器和FPGA开发板三部分。用FPGA取代计算机，作为脑机接口的控制和信息处理器。利用VHDL编程，在FPGA中实时处理采集的脑电信号，提取并识别瞬态视觉诱发电位信号，转换为控制命令，反馈给视觉刺激器。实验结果表明，本方案可以有效地实现脑机接口实时系统，并达到较高的正确率和通信速度。
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脑机接口 VGA视觉刺激器 FPGA
为解决实时性盲信号分离的问题,基于独立分量分析的模型,设计出了NLPCA-RLS算法的IP核。利用Simulink和DSP Builder对算法中用到的乘法器、查找表、状态机等进行建模,通过Quartus II综合后在Altera FPGA器件中进行硬件仿真。仿真实验分别采用人工生成的周期信号和真实的语音信号进行验证。实验结果表明,该IP核能很好的完成瞬时混合模型中盲信号的分离,具有很强的实用性。
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DSPBuilder IP核 FPGA
基于FPGA设计了一款通用键盘IP核,该核主要实现对键盘输入信号的计算与存储功能,并在quartusⅡ环境下使用VHDL语言,采用自顶向下设计方式,编辑生成RTL原理图,并做了相关的时序仿真验证。经验证此IP核具有较强的鲁棒性和较高的反应速度,可作为基础输入模块,为其他模块提供有力控制输入与数据支持。
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键盘IP核 VHDL FPGA
为了满足工业上数据采集的自适应需要,本文采用FPGA设计实现了高速数据采集,整个系统分为高速数据采集模块、数据缓冲模块、数据存储模块。其中数据采集模块对滤波放大后的输入信号进行采样,采样率可调;数据缓冲模块负责对采样得到的数据进行缓存:数据存储模块负责将缓存后的数据传输至存储器进行存储。使用Quartus Ⅱ仿真工具对各子模块功能进行了时序仿真,最后介绍了本设计中制作的两块电路板并加以调试,测试结果表明本设计满足系统指标。
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自适应 程控放大器 FPGA
systemC和Handle-C，它们相应的开发系统为：CoCentric System Stadio和Celoxica DK1。这两种语言都是在C/C＋＋的基础上根据硬件设计的需求加以改进和扩充，用户可以在它们的开发环境编辑代码，调用库文件，甚至可以引进HDL程序，并进行仿真，最终生成网表文件，放到FPGA中执行。
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EDA技术 C语言 FPGA
目前,在PCM／FM遥测体系中模拟信号采集普遍采用8位量化,全部模拟信号均归一化到O～5 V范围内,随着需要采集的模拟信号的类型多样化,势必增加信号调理电路的多样性,不利于系统的简化和模块化。在量化位数一定的系统中,被衰减处理的信号中实际量化误差等于N倍(N是信号被衰减的倍数)的最小量化误差,因此合理的信号调理电路和A／D取值是保证量化精度的关键。本文提供的方式有效地解决了这个问题,既简化了前端信号调理电路的复杂度,又充分利用了A／D转换器的输入电压动态范围和量化位数优势,实现了对多路模拟信号的自适应采集
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数据采集 信号调理 FPGA
红外成像导引头采用红外焦平面阵列探测器，易受太阳光等杂散光的影响，评估杂散光对红外探测器成像质量的影响十分重要。由于导引头输出的信号一般采用LVDS或HOTLink格式传输，不能被杂散光测试设备直接接收，设计了一种图像调理卡，采用FPGA为控制核心，将红外探测器输出的图像信号进行格式转换和调理后传输至杂散光测试设备。
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导引头 LVDS FPGA
分析了准循环低密度奇偶校验码生成矩阵的结构特点,讨论了硬件可实现的三种常见编码器结构,提出了一种混合结构的FPGA实现方法。通过利用循环矩阵的结构特性,增加少量硬件开销,就可以实现编码器高速编码,满足高速通信需求,吞吐量达1.36Gb/s。
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奇偶校验码 循环矩阵 FPGA
针对军品级SRAM型FPGA的单粒子效应特性,文中采用重离子加速设备,对Xilinx公司Virtex-II系列可重复编程FPGA中一百万门的XQ2V1000进行辐射试验。试验中,被测FPGA单粒子翻转采用了静态与动态两种测试方式。并且通过单粒子功能中断的测试,研究了基于重配置的单粒子效应减缓方法。试验发现被测FPGA对单粒子翻转与功能中断都较为敏感,但是在注入粒子LET值达到42MeV.cm2/mg时仍然对单粒子锁定免疫。
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单粒子效应 重离子加速设备 FPGA
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